第7章 组合逻辑电路

计算机电路基础上海第二工业大学计算机与信息学院第七章组合逻辑电路第7章组合逻辑电路7.1概述7.3加法器和奇偶校验器7.4编码器和译码器7.5数据选择器和数据分配器7.6用中、大规模集成电路实现组合逻辑电路7.2组合逻辑电路的分析与设计方法退出组合电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）组合逻辑电路…………I0I1In-1Y0Y1Ym-1……输入输出),,,(),,,(),,,(110111101111000nmmnnIIIfYIIIfYIIIfY1、概述7.2组合逻辑电路的基本分析与设计方法7.2.1组合逻辑电路的分析方法7.2.2组合逻辑电路的设计方法退出ABCY&&&&7.2.1组合逻辑电路的分析方法逻辑图逻辑表达式11最简与或表达式化简2ABY1BCY2CAY31Y2Y3YY2CABCABY从输入到输出逐级写出ACBCABYYYY321德.摩根定理ABCY00000101001110010111011100010111最简与或表达式3真值表CABCABY34电路的逻辑功能当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。4Y3≥1≥111ABCYY1Y2≥1逻辑图BBACBABYYYYBYXYBAYCBAY213321逻辑表达式例：BABBABBACBAY最简与或表达式真值表ABCY00000101001110010111011111111100ABCY&用与非门实现电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。电路的逻辑功能ABBAY复杂组合逻辑电路的分析：对于比较复杂的组合逻辑电路，为了分析方便期间，可以设一些中间变量，采用从输出开始的方法，向前（即向输入端）逐级写出电路的逻辑表达式，然后再按前述方法进行分析。即：简单电路由输入向输出逐级进行；复杂电路增设中间变量，由输出向输入逐级进行。7.2.2组合逻辑电路的设计方法设计步骤：（1）进行逻辑抽象确定输入、输出信号之间的因果关系，设定变量，并进行状态赋值。（2）列真值表把变量的各种取值和相应的函数值，以表格形式一一列出，而变量取值顺序则常按二进制数递增排列，也可按循环码排列。（3）进行化简输入变量比较少时，可以用卡诺图化简；输入变量比较多用卡诺图化简不方便时，可以用公式法化简。（4）画逻辑图1．变换最简与或表达式成所需的表达式，根据最简式画出逻辑图。真值表电路功能描述例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。ABY0001101101101穷举法12逻辑表达式或卡诺图最简与或表达式化简32BABAY已为最简与或表达式4逻辑变换5逻辑电路图ABY&&&&ABY=1用与非门实现BABAYBAY用异或门实现真值表电路功能描述例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。1穷举法1ABCYABCY000001010011000010010111011101112ABCCABCBAmmmY7652逻辑表达式ABC0001111001ABACY&&&3卡诺图最简与或表达式化简45逻辑变换6逻辑电路图3化简4111Y=AB+AC5ACABY6本节小结①组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑代数和门电路。②组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、卡诺图和波形图等5种方法来描述，它们在本质上是相通的，可以互相转换。③组合电路的分析步骤：逻辑图→写出逻辑表达式→逻辑表达式化简→列出真值表→逻辑功能描述。④组合电路的设计步骤：列出真值表→写出逻辑表达式或画出卡诺图→逻辑表达式化简和变换→画出逻辑图。在许多情况下，如果用中、大规模集成电路来实现组合函数，可以取得事半功倍的效果。退出7.3加法器和奇偶校验器7.3.1加法器7.3.2奇偶校验器1、半加器7.3.1加法器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。半加器真值表AiBiSiCi0001101100101001iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCi∑CO半加器符号半加器电路图加数本位的和向高位的进位2、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。AiBiCi-1SiCi0000010100111001011101110010100110010111AiBiCi-1000111100010111010Si的卡诺图AiBiCi-1000111100001010111Ci的卡诺图17421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。iiiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBABAmmC111153)()(全加器的逻辑图和逻辑符号=1&&AiBiCi-1SiCi(a)逻辑图(c)国标符号AiBiCi-1SiCiAiBiCi-1SiCi(b)曾用符号CICO∑&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAmmmmS11iiiiiiiCBCABAC用与门和或门实现1111iiiiiiiiiiiiiCBACBACBACBASSiCi111AiBiCi-1&&&&&&&&&用与或非门实现AiBiCi-1000111100010111010Si的卡诺图AiBiCi-1000111100001010111Ci的卡诺图1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求Si和Ci。为此，合并值为0的最小项。再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACCCiSi&≥1&≥1AiBiCi-11111111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC实现多位二进制数相加的电路称为加法器。4位串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。C3S3C2S2C1S1C0S0C0-1A3B3A2B2A1B1A0B0∑COCICOCI∑∑∑COCICOCICICICICICICICICI特点：进位信号是由低位向高位逐级传递的，速度不高。4、加法器2、并行进位加法器（超前进位加法器）iiiBAGiiiBAP进位生成项进位传递条件11)(iiiiiiiiiCPGCBABAC进位表达式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPCBAS和表达式4位超前进位加法器递推公式S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&&≥1P0G0P1G1P2G2P3G3≥1≥1=1&&&&=1&&&C0C1C2≥1&&=1=1=1=1&=1&&超前进位发生器16151413121110974LS28312345678VCCB2A2S2B3A3S3C3TTL加法器74LS283引脚图161514131211109400812345678VDDB3C3S3S2S1S0C0-1CMOS加法器4008引脚图A3B2A2B1A1B0A0VSSS1B1A1S0B0A0C0-1GNDA15~A12B15~B12A11~A8B11~B8A7~A4B7~B4A3~A0B3~B0S15S14S13S12S11S10S9S8S7S6S5S4S3S2S1S04位加法器4位加法器4位加法器4位加法器C15C11C7C3C0-1加法器的级连集成二进制4位超前进位加法器加法器的应用1、8421BCD码转换为余3码BCD码0011余3码S3S2S1S0C3C0-1A3A2A1A0B3B2B1B0S3S2S1S0C3C0-1A3A2A1A0B3B2B1B0=1=1=1=1被加数/被减数加数/减数加减控制BCD码+0011=余3码2、二进制并行加法/减法器C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B运算。本节小结能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。7.3.2奇偶校验器在计算机工作的过程中，数据经常会存取、运算和传递，这个过程中难免会发生错误，在数字信息码上附加校验码来进行检测，这样可以及时发现错误加以纠正。原理：在一组二进制数码之后加一位奇偶校验码，让一组数码中1的个数为奇数或偶数。实现：用异或门可以完成奇偶校验的功能。对参加校验各数码进行异或运算后，根据运算结果就可以判断奇偶性。的个数为奇数＝若的个数为偶数＝若1110ii21AAAAAn中规模集成奇偶校验器有CT74180等图见P116－图7.2.8奇偶校验器的应用7.4编码器和译码器7.41编码器7.4.2译码器退出实现编码操作的电路称为编码器。输入输出Y2Y1Y0I0I1I2I3I4I5I6I70000010100111001011001111、二进制编码器1、3位二进制编码器输入8个互斥的信号输出3位二进制代码真值表753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4I3I2I1I0Y2Y1Y0I7I6I5I4I3I2I1I0Y2Y1Y0(a)由或门构成(b)由与非门构成≥1≥1≥1&&&逻辑表达式逻辑图2、3位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。输入I7I6I5I4I3I2I1I0输出Y2Y1Y01　×　×　×　×　×　×　×0　1　×