模拟集成电路版图基础

Module3模拟集成电路版图基础Lab3-1CMOS无源器件结构与版图•知识单元：•1、电阻•2、电容•3、电阻和电容画法实例一、电阻：1、方块电阻•方块电阻测量方法：–用poly来做一个电阻，先做一个正方形，长，宽相等。通过在其两端加电压，测量电流的方法，可以得到它的阻值。•电阻连接：–假设最后所得结果是200ohms。接下来把这2块用金属线连在一起，那么可以得到400ohms加上连线阻值的测量结果。所有材料都有阻值，金属也不例外，因此电阻的和会比400ohms大一些。方块电阻•直接连接：–如果把这2块直接连在一起，那么可以测量得到阻值正好是400ohms。•电阻并联：–会达到什么结果呢？200ohms。把四个200ohms的方块组合成一个更大的方块，可以同样得到200ohms的电阻值。可以把这个方块越做越大，但最终测得电阻值将始终为200ohms。•对于不同大小的方块来说，阻值是一样的。由此可以用每方块多少电阻来讨论电阻大小（200ohms/squares）。只考虑方块数，所有相同材料的方块有相同的电阻值。Poly电阻：基本poly电阻版图•poly电阻表现形式：–它的电阻可以从材料的宽度和2个引线孔之间的距离来计算得到，这一部分电阻称为体电阻，右图。•电阻制作原则：–实际上，电阻大小不确定性非常高，因此最终做出来的电阻大小不可能是完全和CAD软件中所设计的大小一样，这里引入一个delta的概念，称为偏差补偿。在实际使用中，应该把电阻的宽度尽量做大，长度做长，这样delta的影响就会很小。–一般来说，长度取不小于10um，宽度取不小于5um。这些措施可以获得更好的精度和匹配。如果要获得更高的精度，可以把电阻作得更宽更长，因为delta值是不变的，相应的它们的影响就变小了。II、电阻的其他选项•高阻值低精度：–在有些设计中，可能会需要很大的电阻值，如果对它的精度并不是很介意，允许有15%左右的变化。那么也可以把电阻的宽度做到比引线孔的宽度还要小，这种电阻的形状非常象狗骨头。在高阻值，精度没有特殊要求的情况下，可以使用这种结构。蛇形电阻•蛇形电阻的体电阻的计算：–有一些新的规定，每一个拐角计半个方块，因为电流流过拐角的时候它的实际通路如下图（图1-9、1-10）所示。低阻值高精度电阻的原则•如果想要得到一个阻值极低的电阻，而精度要求很高，可以选择用金属来做。大的面积将有助于减少delta的影响，从而保证精度。3．其他类型电阻•N+电阻：–无需增添任何新的掩模版或层，只是用原先已有的其他层来替代poly，就可以获得很多种电阻类型。•P+电阻：–一般来说是做在nwell中，因此必须增加第三个的端点连接nwell，而且必须连接到最正的电平，一般来说是vdd。这样可以防止寄生PN结的影响。直接nwell电阻•直接nwell电阻：–只不过需要2个N+作为电阻头。–对于较大的阻值的电阻可用nwell来做。–Nwell掺杂低，经过光照，电阻值会降低，呈现不稳定的现象。•处理方法：在nwell上覆盖金属，并将其电位接到电源电压上，若无法接到电源电压时，可将其接到电阻两端较高电位端。•在nwell电阻四周加电源电压，以降低电压系数。当well电阻要接到pad，则必须于外围环绕pseudocollector，电位接到地，以防止其对其他的电路造成latch-up。扩散电阻与Poly电阻对比•使用工艺中已有的层来做电阻，做一些较小的修改就可以得到所需要的方块电阻。扩散电阻和Poly电阻的一样，也要考虑delta效应的影响。扩散电阻是做在衬底上的，因此在边缘变化比较大，工艺上不那么好控制。而且在做的时候必须注意第三个端点的连接。•Poly电阻是由淀积在衬底表面上的多晶硅构成，其寄生电容最小且厚度精确，且长宽等都可以得到很好的控制。因此在可能的条件下，尽量选择poly电阻。各种电阻的典型值二、电容：电容基本原理•电容:–是一个有能力存储一定量电荷（一定数量的电子）的器件。–电容存储电荷的能力称为容性。–它的测量单位是法拉。–电容是由一个称为电介质的绝缘材料分隔两个导电薄片构成的。电荷存储在电介质上。–电容的值的决定因素：•绝缘体的厚度、•绝缘体的质量（用电介质常数来量度）、•两个薄片互相覆盖的面积来决定。Ｎ阱电容•在场效应管的栅极和衬底之间，存在寄生电容。称之为恶性寄生。但是，如果正好需要电容，这个寄生是需要的。金属电容•扩散电容缺点：–传递噪声：扩散电容在PN结上会有一个寄生电容。任何输入到扩散电容底部平行板上的信号将会自动耦合到衬底上。在电路设计中有些情况，需要一个电容器阻断直流信号，但是允许交流信号传输到下个电路块。•金属电容–大多数信号电容会由金属制成。这可以消除PN结，可以消除寄生二极管带来的电容。电容依赖性也将得到消除。金属电容•为了保证上部平行板和下部平行板没有短接，几乎所有的IC工艺都有一个非常厚的金属介质层。•由于增加了厚度，等式中的电容常数将会有点不同。除此之外，金属电容和扩散电容的公式完全一样，尽管有非常厚的电介质。因为金属之间通常保持的非常远，为了得到和扩散电容一样的电容值，金属电容面积必须非常大。•金属-金属电容比扩散电容占用更大的面积。•多层金属：多层金属可以制作所谓的层叠电容。多层金属像一叠饼一样在彼此的上面层叠起来，每两层之间都有电容，直到最上层。一片金属被连成手指形与另一片金属的手指交叉。事实上，交叉金属可以在单位芯片面积上得到更大的电容。POLY电容•POLY电容是最佳的选择:–它不仅具有寄生效应小–与偏置电压无关–低的温度系数–单位面积的电容值很高。–在制作固定面积金属电容中，交叉金属来得到更大电容的方法同样可以用在POLY电容中，我们形象的称之为“三明治电容”几种集成电容的比较电阻电容画法实例:电阻画法实例•现在以1.5K和250Ω的Poly电阻为例，介绍一下电阻的画法。–首先查到Poly的方块电阻值为25Ω/□–先做一个电阻单元，Poly宽为2u,长为40u,两端通过引线孔用金属引出。此电阻阻值为500Ω。电阻画法实例•要得到1.5K的电阻，只需要把3个单元电阻串联起来，就得到所需阻值的电阻，如图1-19所示。电阻画法实例•把两个500Ω的电阻单元并联起来，就得到了所需的250Ω的电阻，如图1-20所示电容画法实例•以1pFpoly电容为例:–先画底层Poly1，做电容的下级板，如图1-21所示;–然后在Poly1上覆盖一层Poly2，做电容的上极板，如图1-22所示。接着在Poly1和Poly2上加上金属通孔，如图1-23，1-24所示。最后，在整个电容版图上加上一层CAP层，做为标识层用，整个电容的版图如图1-25所示。Lab3-2CMOS有源器件结构与版图•知识单元：•1、特殊MOS结构与版图画法•2、三级管结构与版图画法特殊MOS结构与版图画法•Bend-gate-MOSLONGLENGTHMOS•特点：倒比管，LW，常用来做电阻，如图2-3所示CLOSEDGATETRANSISTOR•特点：可以提高开关速度及频率响应，漏端寄生电容小，如图所示。三级管结构与版图画法•1．三极管原理–三极管可分类：NPN和PNP。–由两个PN结构成•PN结基础–在PN结两端加正偏压，就会产生由P向N的电流，PN结导通，考虑载流子的话，就是电子由N向P，空穴由P向N。–如果在PN结加反偏压，就会在PN结产生一个势垒，没有电流流过，也就是PN结截止。2、垂直NPN•垂直NPN管–和相同水平工艺相比较，基极面积很小，从而就会有比较高的速度。–NPN的P区这是在工艺中控制的，因此要更方便容易一些。•横向NPN管–NPN做成横向的结构，由于P区必须要通过引线孔才能把信号接出来，由于设计规则的限制，P区面积不可能做到最小，这就完全毁掉了他的优点。因此，对于NPN来说一定是垂直器件。横向PNP管•PNP和NPN是互补的，其符号如图2-9所示。•一般来说，PNP管没有办法做成和NPN一样的垂直结构，横向PNP是最为常见的。•它的版图（图2-10）会发现有2个环。•对于PNP的基极来说，寄生电阻的影响也比较大，因此有些工艺中采用扩散N掺杂来取代离子注入的工艺，从而获得较低的电阻。Lab3-3模拟版图寄生效应•知识单元：•1、电容和电阻的公式；•2、寄生电阻；•3、寄生电容。•集成电路是由很多层组成的，比如poly层，nwell层，metal1层，metal2层等等。当布线的时候，metal2层可能会从metal1层上通过，这时metal1和metal2就会形成一个寄生电容。•同样的，MOS是在衬底上制作出来的，也会形成寄生电容。我们甚至可以说，寄生电容无所不在。同样的，由于材料都具有电阻率，因此寄生电阻和寄生电容一样，是必须面对的问题。当电路要求高频、低功耗、低噪声的时候，如何减少寄生电容和寄生电阻将会是设计师面临的挑战。电容和电阻的公式•两块平行金属板构成的电容相关公式如下：二、寄生电容•在集成电路板图中，寄生电容无处不在。我们无法消除它的影响。•如果忽略它，将会给电路造成一些麻烦，可能对一般电路没有多少影响，但对于追求高频率，高速度的今天，忽略就意味着将造成损失。•寄生电容一般可分为与衬底有关的寄生电容、层与层间的寄生电容、MOS器件中的寄生电容。与衬底有关的寄生电容•CMOS电路制作在衬底上，因此无法消除这种与衬底有关的寄生电容。这种寄生电容可能带来很大的麻烦。•由于寄生电容的存在，衬底上总是存在杂乱无章的噪声。它们会沿着衬底，传到衬底的每个角落，对需要低噪声的电路产生灾难性的影响。•噪声严重的circuit1，由于寄生电容的存在，将噪声传到了要求低噪声的circuit2，从而影响了circuit2的工作。为了避免这种情况的发生，可以采用guardring的结构。•与衬底有关的寄生电容中最值得注意的是金属连线和衬底间的寄生电容。•减少金属和衬底间寄生电容的影响的措施–一种方法是尽量减小金属连线的长度。如果控制金属连线的长度，金属连线和衬底之间的相交面积就会减少。–另一种方法是取决于工艺，尽可能的采用顶层金属来作为连线。从上面电容公式中可以看出，寄生电容的大小与极板的距离是成反比的。由于顶层的金属和衬底间的氧化层厚度是最大的，因此顶层金属和衬底间的寄生电容是最小的。层与层间的寄生电容•寄生包括：–层对衬底形成寄生，层与层之间，层与层的侧面之间等等。–在ASIC设计中，会用到自动布局布线工具，有些金属连线常常直接从某个功能块上通过，如图3-3所示。这是因为，数字集成电路为了节约芯片面积，减少流片成本，而不得已为之。•在模拟集成电路中：–常常需要把敏感的信号线互相隔离开来，使它们不会互相影响。–所以为了减少寄生对电路的干扰，就需要在作版图时，最好不要到处布线，杂乱无章。–也尽量避免从MOS(或重要电路)上过线，尽量从电路的周围绕道而行，如图3-4所示。器件中的寄生电容•图3-5和图3-6是NMOS和NPN管的寄生电容的示意图。•以NMOS为例，在栅极和衬底，源漏和衬底，源漏和栅极间都存在寄生电容，同时，栅极上还存在寄生的串联电阻。这些寄生电容和电阻是无法避免的。•唯一可减小的CMOS寄生器件是减小栅的串联电阻，由此减小栅的RC常数，改进器件速度。常用的方法是把栅分成多指状，把大的器件分割成小的器件和源漏合并，来改进CMOS晶体管的寄生影响。寄生电阻•在布线时，根据电流的大小来选择布线的宽度–假设metal11微米可以承载0.5毫安电流。如果电路需要载流1毫安的电流时，就选择布线宽度为2微米。•IRDROP–假设连结两部分电路的布线长度为1000微米，按照这样连线，结果出现了问题，这是为什么呢？–首先假设金属的方块电阻值为0.05ohms/□，可以得到1000微米长的金属线的电阻值为R=(1000/2)*0.05=25ohm–再根据V=IR公式，可以计算得出V=IR=1*25=25mV–可以看出，在1000微米的金属连线上，电压出现了偏移。这就是IR效应。–解决方法：•可以利用电阻并联的特性和增加线宽，减少金属方块