电源构建中布局的注意事项

电源构建中布局的注意事项作者：RobertKollman摘要电源设计的布局是确保电源正确工作的关键所在。在将原理图转化为实际产品时需要考虑众多因素。本文旨在介绍避免电路寄生分量影响电源设计工作的各种方法，并将探讨可最大限度减少滤波器组件及印刷线路板(PWB)线迹的寄生电感电容的技巧，以及PWB线迹电阻对电源调节及电流容量的影响。此外，本文还将概述散热设计，并列举在自然及强制通风制冷环境下温度上升计算的范例。最后还将对某些实际功率级及控制组件布局范例进行点评。一、介绍由于其对确保成功设计具有重大意义，有关该主题的文章已经数不胜数，其中包括SEM-1500的第二章。本文汇集了各种实用指南与计算，可帮助设计新手及经验丰富的工程师在将电气原理图转化为实际产品时了解相关问题。本文主要介绍会严重影响设计的寄生分量，其可影响效率与调节功能，导致高纹波或电源工作异常。此外，本文还简短介绍了接地方面的知识，读者如需深入了解，敬请参阅HenryOtt编著的《电子系统的降噪技巧》[1]。电源设计人员所面临的常见问题之一就是电源属于主板组成部分，系统设计人员希望电源的构造和主板的其他部分类似。比如，希望电源不采用散热片。这就要求工程师了解主板表面面积单独提供的制冷情况。本文对实际热传导、热对流和热辐射进行了大篇幅介绍。最后一章将介绍电源功率级及控制部分的实际布局范例。二、DC寄生现象（电阻）在大电流电源中，组件电阻一直是个问题，因为它不仅会降低效率，引起制冷问题，同时还可能会影响电源调节。PWB线迹的电阻虽然可以忽略，但也是个问题，因此会进一步加剧问题的严重性。导体的电阻可通过其电阻率及物理尺寸便捷计算，如图1所示。该等式说明，路径越长，电阻越大；或者说横截面越大，电阻越小。因此采用短而粗的导体，可理想地控制互连电阻。图1还给出了电源构造中部分常用材料的电阻率。值得注意的是，镀铜的电阻率比纯铜要高得多。这点对理解电源非常重要，因为电镀不仅常用于制作通孔，在PWB中实现互连，而且还可应用于PWB的表面，提高铜厚度。在很多时候表面层数为“1镀1”，这是指基底铜材料为1盎司（相当于1.4mil或0.4mm）厚，然后在其上再镀一层厚度为1盎司的铜来形成通孔和增加表面厚度。表面电阻下降幅度仅为预期的25%左右。另一个值得注意的问题是铅锡合金等焊接材料或者锡等其它电镀材料并不是很好的导体。图1：电阻计算示例及常见电阻率表1：电阻率示例(25℃)材料μΩ/cmμΩ/in铜1.700.67铜（电镀）6.02.36金2.20.87铅22.08.66银1.50.59银（电镀）1.80.71锡铅合金155.91锡（电镀）114.33估算PWB线迹电阻的简单方法见图2。第一步是计算整个导体的方阻。根据电阻计算公式，如果导体宽度和长度相等，那么它们可以相互抵消，此时方阻仅取决于导体的厚度和电阻率。表2是各种常见线迹厚度的计算示例及适用温度。需要注意的是，在100℃下电阻会增大30%。铜的电阻随温度呈线性变化，温度从25℃升至279℃，电阻就会增大一倍。在计算出方阻后，设计人员就可估算出PWB线迹中正方形（方块）的个数，然后乘以方阻，就可计算出总电阻。记住厚度为1盎司的铜质方块电阻约为0.5mΩ，比记住铜的电阻率然后测量线迹的宽度和长度要容易得多。图2：一个PWB线迹方块的电阻保持恒定表2：PWB线迹电阻铜重量(oZ)厚度(mm/mil)每个方块的电阻mΩ(25℃)每个方块的电阻mΩ(100℃)1/20.02/0.71.01.310.04/1.40.50.620.07/2.80.20.3一个经常被忽视的电流路径是线路板正反面之间的通孔，它们可能有很大的电阻。图3是穿过1.5mm（0.060英寸）厚PWB的通孔电阻的计算实例。假定电镀壁厚为0.03mm(1mil)，而电镀电阻率为6μΩ/cm(2.4μΩ/in)，则计算出的电阻为2.4mΩ。虽然这个电阻听起来不大，但如果这只是10A输出的电流路径，就会造成1/4W的功耗和24mV的压降。对于1.2V输出来说，则会将负载调节降低2%。根据经验法则，流经通孔的电流应限制在1A~3A之间。这不仅应详细查看电源的输出路径，还应考量开关设备周围的大电流AC路径。请注意调节点到负载之间可能会出现压降，良好的设计应尽可能将调节点靠近负载。图3：通孔也有电阻！在确定PWB线迹尺寸时，除压降外的另一个考虑因素是导体的温度上升。如前文介绍通孔时提到的，数毫欧电阻也会产生大量功耗，继而导致显著的温度上升。美国电子电路互联与封装协会(IPC)已在IPC-2221A中公布了图4所示的图表，用于指导为给定温度上升确定适当的导体宽度。该数据是上世纪50年代初期的研究结果，相当保守。IPC意识到这个数据的保守性，其IPC1-10B载流量工作组正在积极开展工作，努力更新和丰富该数据。预计2003年重新审核的数据将予以公布。下面举例说明如何使用该图表。试想有一条宽0.1英寸、重1盎司的线迹。如果温度提升10℃，该导体载流量为4A，如果温度上升为45℃，其载流量则为9A。这些曲线说明的是线迹所能承载的最大电流，但并没有体现压降。试想有一条长1英寸、宽0.1英寸、重1盎司的线迹。其长度为10个方块，由于每个方块的方阻为0.5mΩ，其电阻则为5mΩ。因此10℃的温度上升，压降即为24mV；如果温度上升为45℃，压降即为45mV。一般来说这些压降非常严重，尤其是对1V电源而言。所以如果导体尺寸合适，支持良好调节，温升应该就不是问题。图4：IPC保守电流额定值下降指南部分印刷电路线迹可能具有大量AC电流组件。由于集肤及邻近效应的作用，AC电阻可能会远远大于DC电阻，造成高AC损耗。这些线迹中的电流分配由线迹的物理尺寸与电流回路的邻近效应决定。举个极端的例子，远离返回路径的线迹电流趋向于在1个集肤深度的厚度下向导体边缘汇聚。这样即便导体很宽，高频率电流可能也只使用一小部分导体。在线迹跨越返回路径时，电流可拉向相反的表面。如果线迹的厚度超过1个集肤深度，AC电流只经线迹内表面流向导体的外表面—外表面承载的电流很小。不过铜的集肤深度在100KHz时为0.25mm，与频率的平方根呈反比。因此即便在1MHz频率下，AC电流仍然会深入到2盎司铜线迹0.07mm的整个厚度深处。因此在大多数应用中，印刷电路线迹的AC电阻不会明显大于其DC电阻。三、AC寄生分量正当PWB线迹为原理图添加看不见的电阻器时，它们也可添加电感器、电容器以及变压器。图5说明的是即便在电容器安装前，这些寄生分量也会降低电容器性能。我们对四种不同类型电容器的阻抗进行了测量。在低频率下，它们都随频率上升，展示出了逐步降低的阻抗。但当它们达到一定频率时，阻抗不再下降，反而开始增大。这种不断增大的阻抗是由该部件的等效串联电感(ESL)造成的，其对于一阶而言，可根据部件物理尺寸以及6nH/cm（或15nH/in）导体电感的经验法则估算。例如，10μF的陶瓷电容器长度约为0.5mm（或0.12英寸），可以估算出其电感为：0.5mmx6nH/mm=3nH。图表右侧标注的是1nH和5nH电感器的阻抗，这种关联性非常适合陶瓷电容器和较大的电解电容器。不过需要注意的是，进一步降级电容器，并不需要多大的印刷电路线迹电感（或长度）。图5：电容器尚未安装就已经存在明显的寄生电感图6显示了一种准确的电感计算方法。这是针对开放空间中PWB线迹的计算方法，摘自Grover所著的第35页[6]。对所有电感计算公式来说，需要特别注意的是许多公式是实证性的，所以必须掌握变量允许的极值。图6这个公式非常适用于较大的变量极值。根据它计算出6nH/cm（或15nH/in）经验值。有意思的是，由于自然对数关系，导体宽度的变化对电感影响甚微。如果导体宽度增大50倍，电感只下降4倍。这意味着降低隔离线迹的电感量相当困难！图6：自感计算公式与6nH/cm(15nH/in)的经验值吻合表3：加大导体宽度可导致电感略有下降宽度（mm/in）厚度（mm/in）电感量（nH/cm或nH/in）0.25/0.010.07/0.002810/242.5/0.10.07/0.00286/1412.5/0.50.07/0.00282/6图7是根据参考资料[7]对如何计算接地层上的走线电感的说明。这是一种传输线计算方法，只适用于导体线迹宽度与距离接地层的间距比值较大的情况。公式中的关键点是电感与间距成正比，与导体宽度成反比。这意味着相对于隔离导体而言，这种情况下电感要容易控制得多。第二个关键点是电感与导体闭合的面积成比例。要降低电感，则需要尽可能缩小电流闭合的面积。这属于普遍性规律，即便没有接地层存在也是如此。图7还提供了两个计算示例。第一个公式代表位于相邻接地层上的一个多层电路板中的线迹。请注意与图6相比，电感有30倍的下降。通过加大导体宽度还可以进一步降低电感。第二个是典型的一面是接地层，另一面是导体的两面电路板的电感计算公式。请注意即便是在这种情况下，接地层的互连电感也降低了5倍。图7：位于接地层上的导体电感明显下降表4：位于接地层上的导体电感明显下降公制英制高(cm)宽(cm)电感(nH/cm)高（英寸）宽（英寸）电感(nH/in)0.250.250.20.010.10.50.152.51.20.060.13.0应该注意的是，接地层的效果取决于它是否较其上方的线迹明显宽得多。举例来说，如果图7中接地层的宽度与其上方的线迹一样，所形成的对称导体对的单位长度总电感会略大于按图7的公式计算所得的值。但是这种总电感属于分布电感，即一半电感与一个导体串联。因此位置较低的导体就不再是有效的接地层。如果位置较低的导体宽带显著增加，非对称结构会让几乎全部的总电感与较小的导体串联，这样就会最大限度地降低与较宽的接地层串联的阻抗。要让电容器发挥作用，不管是旁路电容器还是输出电容器，都需要尽量减少引线电感。作为布局流程的第一步，设计人员应绘制出相关的原理图，以便让布局人员了解关键走线情况。第二步是电源设计人员应规划连线或者负责审核连线。对高di/dt路径，设计人员应确保使用最短连线；在可能的情况下，应使用接地层，让电流路径直接与电容器终端相连，尽量缩小旁路回路面积。如果使用的是多层PWB，使用接地层是理想的选择。接地层应尽量贴近PWB板的表面，以进一步降低旁路回路面积。设计人员应考虑并联不同类型的电容器，以降低频带上的阻抗。图8就是说明这种方法优势的良好例证。它显示了随频率变化的三条阻抗曲线，第一条代表铝电解电容器的阻抗曲线；第二条代表陶瓷电容器的阻抗曲线，第三条是铝电解电容器和陶瓷电容器并联后的阻抗曲线。电解电容器在低频下阻抗较低，但阻抗会很快达到等效串联电阻(ESR)），且不再下降。而陶瓷电容器在低频下阻抗相对较高，但因其ESR很小，故其阻抗会小于电解电容器的ESR。通过将二种电容器并联，就可以在宽频带上实现低阻抗。还有一个附加优势就是电解电容器的ESR可以阻尼电路共振。请注意由于陶瓷电容器的ESL，在较高频率上阻抗会开始增大。因此，可以考虑并联不同电容的陶瓷电容器以降低2MHz-20MHz频率范围内的阻抗（如电容为0.1μF和0.01μF的电容器）。但这只有在电容较小的电容器的电感小于电容较大的电容器的电感情况下才有可能实现阻抗降低，而且一般来说，这也意味着频率越高的电容器物理尺寸应该越小。图8：电容器并联可降低频带上的阻抗图9是共模电感器的阻抗随频率变化的情况。在低频下，阻抗正如预期的那样逐步增大，但在高频下电感器的阻抗呈现容性响应(capacitiveresponse)，这也称为分布式电容，是绕组间电容形成的。这只是个极端的例子，但任何电感器都有类似的响应。电感器在低频下可能不会呈现容性，因为典型的分布式电容介于10pF到100pF之间。正如电容器一样，如果把电感器安装在PWB板上，其性能也会进一步降低。图9：在高频下电感器呈现容性图10是计算PWB板层间电容的公式。层间电容与介电系数、相对介电系数、面积和厚度有关。介电系数是一个常数，等于1/36π×10−9F/m，而相对