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整个计算机具有两级层次结构,[汇编语言机器]将汇编语言程序先翻译成机器语言)，再做第一级([机器...],执行机器语言程序)。三级:[高级...]-[汇编...]-[机器..]。四级:[高级...]-[汇编...]-[机器...]-[微指令系统]。多级:[GJ]-[HB]-[操作系统机器]-[JQ]-[WZLXT].总线的分类:片内总线,系统总线,通信总线。系统总线是指CPU,主存,I/O设备各大部件之间的信息传输线。分有数据总线,地址总线和控制总线。通信总线用于计算机系统之间或与其他系统之间的通信。总线特性：总线特性包括1.机械特性(总线在机械连接上的性能)，2.电气特性(总线的每一更传输线上信号的传递方向和有效的电平范围)，3.功能特性(总线每根传输线的功能)，4.时间特性(总线上的任一一根线在什么时间内有效)。总线性能指标：1.总线宽度,数据总线的根数，2.总线带宽,总线的数据传输速率,单位时间内总线上传输数据的位数(MBps)，3.时钟同步/异步,总线上的数据与时钟同步工作的总线为同步总线,与时钟不同步的总线为异步总线。4.总线复用,一条信号线上分时传送多种信号。总线控制包括总线判优控制,总线通信控制。总线判优控制:按对总线有无控制功能分为主设备和从设备。主设备对总线有控制权，从设备只能响应从主设备发来的总线命令。总线控制器的判优，仲裁逻辑按一定的优先等级顺序确定哪个主设备能使用总线。总线判优控制分集中式(控制逻辑集中一处)和分布式(控制逻辑分散在与控制的各个部件或设备上)两种。集中控制优先权仲裁方式有链式查询,计数器定时查询,独立请求方式三种。以下是三种方式的特点：链式查询：只需要很少几根线就能按一定优先次序实现总线控制,并且很容易扩充设备,但对电路故障敏感,且优先级低的设备可能很难获得请求。计数器定时查询：对电路故障不如链式查询方式敏感,但增加了控制线数,控制也较复杂。独立请求方式：响应速度快,优先次序控制灵活，但控制线数量多,总线控制更复杂。总线通信控制在争夺总线使用权时按优先等级来解决，在通信时间上按时分方式来处理。完成一次总线操作的时间称为总线周期。总线通信控制主要解决通信双方如何获知传输开始和结束以及通信双方如何协调配合。通常用四种方式:同步，异步，半同步和分离式通信。以下为各特点：同步通信：通信双方统一时标控制数据传送。优点：规定明确,统一,模块间的配合简单一致。缺点：主从模块时间配合强制性,影响总线的工作效率严重,设计不灵活。异步通信：允许模块速度不一致性,灵活。分有不互锁方式，半互锁和全互锁3个方式。半同步通信：既保留了同步通信的基本特点，也保留了异步通信的基本特点，允许不同速度的模块和谐工作。分离式通信：(1)各模块欲占用总线使用权必须提出申请。(2)主模块在限定时间内向对方传送信息，采用同步方式传送。(3)各模块在准备数据过程中都不占用总线。(4)充分利用了总线的有效占用。存储器的层次结构:储存系统层次结构主要体现在缓存-主存(主要解决CPU和主存速度不匹配问题)和主存-辅存(主要解决存储系统的容量问题)两个储存层次上。主存-辅存正在不断发展中。主存储器:主存的技术指标是存储容量(主存能存放二进制代码的位数)和存储速度(由存取时间和存取周期来表示,存取时间是存取器的访问时间,指启动一次存储器操作[读写]到完成操作的全部时间,存取周期指存储器进行连续两次独立的存储操作所需的最小时间间隔，通常大于存取时间)半导体存储芯片:存储芯片通过地址总线,数据总线与外部连接。地址线和数据线的位数共同反映存储芯片的容量。例如地址线10根,数据线4根,则芯片容量为1024×4=4K位随机存取存储器:有静态RAM和动态RAM之分。静态RAM是用触发器工作原理存储信息，因此即使信息读出后，它仍保持其原状态，不需要再生。但电源掉电后,原存信息丢失,故是易失性半导体存储器。动态RAM有三管式和单管式两种,他们的共同特点是靠电容存储电荷的原理来寄存信息,必须在2ms内对其所有存储单位恢复一次原状态,这个过程称为再生或刷新，刷新与行地址有关，该地址由刷新地址计数器给出。与静态RAM相比,具有集成度高,功耗更低等特点。辅助存储器的特点：容量大，速度慢，价格低，可脱机保存信息，“非易失性”。存储器与CPU的连线:将若干存储器芯片连在一起组成足够容量的存储器称为存储容量的扩展,有位扩展和字扩展之分存储器与CPU的连接:1、地址线的连接:CPU的地址线比存储芯片的地址线多,通常只是将CPU地址线的地位与存储芯片的地址线相连(例如CPU地址线为16位,A15-A0,1K×4位的芯片仅有10根地址线A9-A0,可将CPU地位地址A9-A0与存储芯片地址线A9-A0相连)。2、数据线的连接:CPU的数据线数和存储芯片的数据线数不一定相等,必须对存储芯片扩位,使其数据位数与CPU的数据线数相等.3、读写命令线的连接:CPU读写命令线一般可直接与存储芯片的读写控制端相连,通常高电平为读,低电平为写。有些CPU的读写命令线是分开的,此时CPU的读写命令线应与存储芯片的允许读控制器相连,写命令线与允许写控制端相连。4、片选线的连接,5、合理选择存储芯片。提高访寸速度的措施:除了寻找高速元件和采用层次结构外,调整主存的结构也可提高仿存速度(单体多字系统,多体并行系统,高性能存储芯片)。可以对运算方法加以改进，如进位链，两位乘除法；对于存储器，可以采用cache-主存层次的设计和管理提高整机的速度；对于控制器，可以通过指令流水或超标量设计技术提高整机速度；对于I/O系统，可以运用DMA技术来减少CPU对外设访问的干预。高速缓冲存储器:通常用”命中率”来衡量Cache的效率。命中率是指CPU要访问的信息已在cache内的比率.命中率等于访问cache的总命中次数除以访问cache和主存的总次数。访问效率等于访问cache的时间除以平均访问时间乘以100%。cache-主存地址映射:分有直接映射,全相联映射和组相联映射。1、直接相联映射:每个主存块只与一个缓存块相对应,映射公式为:i=jmodC,其中i为缓冲块号,j为主存块号，C为缓存数,格式:主存字块标记+cache字块凳子+字块内地址。优点是实现简单，只需利用贮存地址的某些位直接判断,即可确定所需字块是否在缓存中。缺点是不够灵活。2、全相联映射:允许主存中每一字块映射到cache中的任何一块位置上,映射方式可以从已被占满的cache中替换出一旧字块。优点:方式灵活,命中率也更高,缩小了块冲突率。与直接映射相比,它的主存地址块标记从T位增加到T+C位。缺点:所需的逻辑电路多，成本较高。3、组相联映射:把cache分为Q组,i=jmodQ,格式:主存字块标记+组地址+字块内地址。假设C=5,q=4,则r=c-q=1。实际含义是:cache共有12的C次幂，共分为2的q次=16组，每组包含数量2的1次的分组。组内2块的组相联映射称为2路组相联。组内4块的组相联映射称为称为四路组相联。输入输出系统:五种控制方式:程序查询方式、程序中断方式、直接储存器存取方式(DMA)、I/O通道方式、I/O处理机方式。I/O接口的功能和组成:[1、总线连接方式的I/O接口电路](1)数据线,(2)设备选择线,(3)命令线,(4)状态线。[2、接口的功能和组成](1)选址功能(2)传送命令功能(3)传送数据功能(4)反映I/O设备工作状态的功能。I/O接口类型:1.按数据传送方式分有并行接口和接口,2.按功能选择的灵活性分有可编程接口和不可编程接口,3.按通用性分有通用接口和专用接口,4.按数据传送的控制方式分有程序型接口和DMA接口。程序查询方式是有CPU通过程序不断查询I/O设备是否已做好准备，从而控制I/O设备与主机交换信息。特点是使CPU和I/O设备处于串行工作状态,CPU的工作效率不高。程序查询方式的核心问题是每时每刻需不断查询I/O设备是否准备就绪。当I/O设备较多时,CPU需按各个I/O设备在系统中的优先级别进行逐级查询.为了完成这种查询方式,通常需要执行测试指令,传送指令,转移指令3种指令。程序中断方式是CPU在启动I/O设备后不查询设备是否已准备就绪,继续执行自身程序,只是当I/O设备准备就绪并向CPU发出中断请求后才予以响应,这就大大提高了CPU的工作效率,CPU的资源得到了充分的利用。程序中断方式的接口电路1.中断请求触发器和中断屏蔽触发器:把凡能向CPU提出中断请求的各种因素统称为中断源。当多个中断源向CPU提出中断请求时,CPU必须坚持一个原则,即在任何瞬间只能接受一个中断源的请求.当多个中断源同时提出请求时,CPU必须对各中断源进行排队,且只能接受级别最高的中断源的请求，不允许级别低的中断源中断正在运行的中断服务程序.此外CPU总在统一时间,即每条指令执行阶段的最后时刻，查询所有设备是否有中断请求。2.排队器:设备优先权的处理可以采用硬件方式,也可以采用软件方式。3.中断向量地址形成部件:入口地址的寻找也可用硬件或软件的方式完成.所谓硬件向量法,就是通过向量地址来寻找设备的中断服务程序入口,而且向量地址是由硬件电路产生的.中断的处理过程简单归纳为:中断请求,中断判优,中断响应,中断服务,中断返回5个阶段.中断服务程序的流程:保护现场,中断服务,恢复现场,中断返回4个.DMA方式虽然程序中断方式消除了程序查询方式的’踏步’现象,提高了CPU资源的利用率,但是CPU在响应中断请求后,必须停止现行程序而转入中断服务程序,并且为了完成I/O设备与注存交换信息,还不得不占用CPU内部的一些寄存器,这同样是对CPU资源的消耗。DMA使I/O设备能直接与主存交换信息而不占用CPU,那么CPU的资源利用率就又进一步提高了。在DMA方式中,主存与I/O设备之间有一条数据通路,主存与I/O设备交换信息时,无须调用中断服务程序。若出现DMA和CPU同时访问主存，CPU总是将总线占用权让给DMA，即DMA的窃取/挪用。窃取的时间一般为一个存取周期,即为DMA的窃取/挪用周期。在DMA获取存取周期时,CPU能继续做内部操作,这就提高了CPU的利用资源。DMA特别适用于高速I/O或辅存与主存之间的信息交换。为有效的分时使用主存,通常DMA与主存交换数据采用(1)停止CPU访问主存[优点:控制简单,适合数据传输速率很高的I/O设备.缺点:DMA接口在访问主存时,CPU基本处于不工作状态/保持原状态,即使I/O设备高速运行,两个数据之间的间隔时间也总大于一个存取周期,CPU对主存的利用率并没得到充分的发挥],(2)周期挪用[优点:既实现了I/O传送,又较好地发挥了主存与CPU的效率][I/O设备每挪用一个主存周期都要申请总线控制权,建立总线控制权和归还总线控制权,因此周期挪用比较适用于I/O设备的读写周期大于主存周期的情况],(3)DMA与CPU交替访问[这种方法适合于CPU的工作周期比主存存取周期长的情况][优点:不需要总线使用权的申请,建立和归还过程,CPU既不停止主程序的运行也不进入等待状态就完成了DMA的数据传送。CPU与DMA接口各自有独立的访存地址寄存器,数据寄存器和读写信号]。DMA接口的功能：1、向CPU申请DMA传送，2、在CPU允许DMA工作时，处理总线控制权的转交,避免因进入DMA工作而影响CPU工作活动或引起总线争用，3、在DMA器件管理系统总线,控制数据传送，4、确定数据传送的起始地址和数据长度,修改数据传送过程中的数据地址和数据长度，5、在数据块传送结束时，给出DMA操作完成的信号。DMA接口基本组成：1、主存地址寄存器AR，2、字计数器WC，3、数据缓冲寄存器BR，4、DMA控制逻辑，5、中断机构,6、设备地址寄存器。DMA的传送过程:1、预处理2、数据传送3、后处理.机器数:把符号”数字化”的数称,带”+”,”-”符号的数是真值原码中零有表示:[+0]原=0.0000,[-0]原=1.0000。补码中零只有一种表示:[+0]补=[-0]补=0.0000。对于负数求补