Libero开发流程基础_063009

ActelFPGALibero开发流程（基础）关于Actel成立于1985年非易失性FPGA领导企业反熔丝和闪存技术2007年收益达到1.97亿美元拥有1.45亿现金和投资无债务连续72季实现预计(pro-forma)利润率拥有550多名员工全球开发和支持中心在世界各地拥有3500多家客户100%符合RoHS标准要求需要的软件Actel提供全套FPGA开发软件Ｌｉｂｅｒｏ，包含Viewdraw图形输入VerilogHDL/VHDL输入Synplify/Synplifypro综合Designer布局布线ModelSimAE仿真全套软件免费下载软件License免费使用期限一年，满一年Actel自动发送新的License到你的注册邮箱需要的软件（续）to:需要的软件（续）点击客户入门，newUser需要的软件（续）给出你的信箱--Submit需要的软件（续）完成该表格--Submit需要的软件（续）这样你就可以进行免费License申请需要的软件（续）申请免费License需要的软件（续）选择一年免费Gold。。需要的软件（续）需要的软件（续）给出你的硬盘ID---Submit到C:dir..C868-6CBA…几分钟后你会收到license需要的软件（续）需要的软件（续）按照邮件内容设置License即可下载软件，顺序点击指示位置需要的软件（续）下载两个文件，安装ＬｉｂｅｒｏIDE,选择Gold,…,再安装SP2需要的软件（续）需要的软件（续）安装后的计算机桌面需要的软件（续）启动Libero8.5—help—licensedetail需要的软件（续）若license设置不正确，软件会提示。至此，软件已具备。ActelFPGA结构简介Actel的技的术优势出色的真正基于闪存的技术全面的低功耗特性较任何其它解决方案更为安全卓越的可靠性上电即用高集成度实现更低的总体成本现场可编程门阵列(FPGA)是可编程的半导体器件FPGA的特性主要由其采用的可编程技术所决定SRAMFlash反熔丝可重编程和易失性可重编程和非易失性非易失性FPGA基本原理ActelFPGAActelFPGA技术:Flash:Flash开关Antifuse:反熔丝目前产品系列FusionIGLOO\e\plusProASIC3\EProASICPLUSAxceleratorA54SXAeXA54SXActelFlashDensityCPLDEquivalentMainstreamFPGAFullFeaturedFPGAProASICPLUSProASICPLUS10,00030,000100,0001M2MProASIC3\EProASIC3\E4MFusionFusionFeatureComplexityFlashFocusFamiliesIGLOO\eIGLOO\eFPGAChipRAM/FIFOChargePumpsProI/OVersaTileFROMNVMJTAGISPISPAESDecryptionPLL/CCCVersaNets终端应用消费品:游戏和多媒体娱乐、智能手机和PDA、机顶盒、家庭联网工业:医疗仪器、测试设备、RFID基础设备,汽车系统,扫描仪,无线传感器汽车:安全系统,引擎控制模块,GPS导航系统,远程信息处理通信:手持式无线装置(安全),电信和联网线卡管理,无线接入点和基站军用和航天:航空电子设备,命令和数据处理,高度和轨道控制,推进系统电子装置,相机电子装置,以及航天器功率管理和环境控制Libero开发流程（基础）设计该设计包含下列模块/单元:•1PLL锁相环•2两个计数器count1,count2•1个或门产生异步复位•Clock和Reset输入•3LED驱动输出LiberoDemo设计Libero开发流程（基础）-创建新项目-创建Count1/PLL模块-创建Count2模块-创建顶层模块-功能仿真-使用Synplify综合-布局布线-编程设计框图Step1–创建新项目Libero_demo选择Project—NewProject创建新项目Libero_demo（续）键入项目名，项目位置，选择使用的语言，所有设计存储于所选位置，以项目名字为目录的子目录下，--选择下一步创建新项目Libero_demo（续）选择系列，门数和封装，并选择完成，得到右边创建锁相环PLL分频或倍频选择右边Catalog—clock&management—PLLstatic-双击鼠标右健，如下图，选择相应项创建锁相环PLL分频或倍频创建锁相环PLL分频或倍频红色下划线数字是你真正得到的频率和相位，我们得到0.75Mhz的时钟，选择产生，得到如下，输入pll1，--OK创建锁相环PLL分频或倍频可以看到已产生pll1和使用的资源报告产生计数器count1如同锁相环产生分频，选择Catalog—Basicblocks—counter—双击鼠标右健接着产生计数器如图选择实现方式，宽度，清零等，最后产生接着产生计数器可以看到有两个模块产生Count2的产生下面我们通过HDL编辑器产生第二个计数器，点击HDLEditer,如下图Count2的产生我们给文件名count2,注意文件名和模块名可以不一致，一个文件可以包含多个模块Count2的产生在文本编辑器里完成如图输入，击鼠标右健给予语法检查顶层模块top到目前，我们已建立了两个计数器，一个PLL分频模块，我们需要在顶层用这些建立设计用建立计数器count2同样的方法建立top文件内容如下：moduletop(inputCLOCK,inputRESET,output[2:0]q);wiretb_clka;wiretb_aclr;wiretb_lock,tb_gla;wire[17:0]tb_q;assigntb_aclr=（~tb_lock）|RESET;/***********pll1,counter1,counter2instantiations*********/pll1p1(.POWERDOWN(1),.CLKA(CLOCK),.LOCK(tb_lock),.GLA(tb_gla));count1c1(.Aclr(tb_aclr),.Clock(tb_gla),.Q(tb_q));count2c2(.aclr(tb_aclr),.clock(tb_q[17]),.Q(q));endmodule问题：我怎么知道PLL1和count1模块的信号名?答案：打开相应生成的HDL文件，Copy模块端口即可顶层模块Libero并不知道顶层是那个模块，你需要如下设置仿真设计需要输入，这些输入在testbench模块里生成。设计的顶层模块在testbench里被例化仿真工具ModelsimTestbench生成下面我们通过HDL编辑器产生testbench，点击HDLEditer,如下图仿真如图选择，点击OK仿真在HDL编辑器里输入如下，且语法检查无误后存储推出Designexplorer窗口到目前，设计管理窗口如下，点击SimulationModelSim仿真在SimulationModelSim点击右键仿真如图设置，点击OKDesignexplorer窗口到目前，设计管理窗口如下，左健点击SimulationModelSim仿真该选择把testbench和设计关联，你可能有多个testbench仿真不同的功能或其他目的，你需要选择目前需要的testbench仿真仿真窗口，你可以按照指示添加内部信号到窗口，缺省窗口仅列出testbench中出现的信号仿真仿真结果不正确时修改代码，直到仿真结果正确。使用同步设计，即所有信号用时钟同步，这样的好处：1.芯片换代时只需保证布局布线后的性能达到设计性能，通常不需重新仿真。2.功能仿真正确，只要保证布局布线后的性能达到设计性能通常不需做综合后和布局布线后的仿真。布局布线仿真比功能仿真慢得多！！！综合综合把高级语言或图形输入翻译成标准的门，优化，然后输出标准的网表文件。双击synthesis&synplify在projectwindow设置希望获得的时钟频率,--Run综合综合仔细看综合报告，语法正确，综合时也会出错要点：那些逻辑被优化掉了？是否与你的设计一致？性能达到要求否？最大延迟是那条路经？是否需要修改约束或代吗？使用了哪些资源？综合后的projectFlow显示布局布线布局布线把综合产生的网表文件和在综合时的约束输入到Actel的工具Designer.并把它映射到Actel器件的单元，如PLL,FlashROM,SRAMblock,3-inputlookuptable.并按照互联网络分配各种时钟单元。在该阶段，你可以给以时序约束，管脚约束和时钟分配约束等。双击Place&Route图标给你机会让你选择同一系列的其他器件及器件速度等级。布局布线选定后选择下一步布局布线单击Compile图标布局布线接受缺省选项，--点击OK.编译后得到有图布局布线编译的目的是把综合得到的网表和时间约束，以及物理约束PDC读入设计，并把它映射到具体器件的基本资源，若有不一致，则会报错，比若在PDC中把信号分配到不存在的管脚。在这种情况，你可以修改PDC文件，它是普通文本文件。一旦编译成功，我们可以进一步给设计加约束。如时间约束和管脚约束。时间约束点击Constraints图标在SmartTime时间约束点击Clock---ClockSource—选择要约束的时钟，--再输入频率或周期---点击绿勾时间约束可以看到绿色小旗，表示约束语法正确，File—Commits则把约束加入到设计，这一步不要忘记，现在可加其他时间约束或退出物理约束（PDC）点击I/OAttributeEditor图标在MultiViewNavigator,如图设置，最后File---Commit&Check,退出布局布线现在我们已完成时间管脚约束，接着点击Layout布局布线选择缺省选项，--点击OK布局布线完成后的界面。我们点击TimingAnayzer在SmartTime延时性能分析我们可以看到器件信息，分析条件和时钟，远快于我门要求的40Mhz.功耗分析点击SmartPower可以给出在40Mhz时的功耗估算功耗分析我门可以看到在正常操作时功耗为4.958mW产生编程文件点击ProgrammingFile产生编程文件选择如图产生编程文件完成后如下图，选择存储并推出Designer,点击Programming(FlashPro)连接编程电缆和电路板连接编程电缆和电路板点击Refresh/RescanforProgrammers,状态窗口检测正常后，点击PROGRAM图标开始编程编程可以看到文件文件top.pdb成功载入，点击PROGRAM编程编程过程和完成后窗口，现在可以看到三个灯的闪烁了。有了问题？有了问题？Acteltechnicalsupport有了问题？ReferenceManuals几乎所有使用都可以在这儿找到。。。总结Actel提供完整的开发工具，IP和FPGA器件开发工具免费下载且不包含功能限制培训后你应能立即运用Ｌｉｂｅｒｏ进行ＦＰＧＡ开发包括：宏单元/模块生成HDL编辑及语法检查模块例化综合，综合报告检查基本约束加入布局布线。生成编程文件，编程。技术问题怎么获取支持ActelFPGAs