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EDA技术主讲：牛军浩第二章EDA设计流程及工具2.1FPGA/CPLD开发流程2.2ASIC设计流程2.3常用EDA工具教学目的了解EDA技术进行设计开发的流程，以及EDA设计软件能正确选择和使用EDA软件、优化设计项目、提高设计效率和设计质量2.1FPGA/CPLD设计流程1.FPGA/CPLD开发流程2.1FPGA/CPLD设计流程2.设计输入将电路系统以一定的表达方式输入计算机a.图形输入b.文本输入状态图输入波形图输入原理图输入VHDL输入VerilogHDL输入2.1FPGA/CPLD设计流程图形输入——状态图输入根据电路的控制条件和不同的转换方式，用绘图的方法，在EDA工具的图形编辑器上绘出状态图，然后由EDA编译器和综合器将其综合成电路网表2.1FPGA/CPLD设计流程图形输入——波形图输入将待设计的电路看成一个“黑盒”，只设计输入和输出的时序波形，由EDA工具综合成电路网表2.1FPGA/CPLD设计流程图形输入——原理图输入在图形编辑界面上绘制完成特定功能的电路原理图，原理图由逻辑器件和连线构成。2.1FPGA/CPLD设计流程文本输入——VHDL输入•与传统的文本语言程序设计方法相似，在文本编辑器中输入程序代码，由EDA工具综合成电路网表2.1FPGA/CPLD设计流程文本输入——VerilogHDL输入•与传统的文本语言程序设计方法相似，在文本编辑器中输入程序代码，由EDA工具综合成电路网表2.1FPGA/CPLD设计流程3.综合综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。将设计者在EDA工具中编辑输入的HDL文本、原理图或状态图描述，依据给定的硬件结构组成和约束控制条件进行编译、优化、转换，以获得门级电路描述的网表文件2.1FPGA/CPLD设计流程4.适配•将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件•适配的目标器件必须属于原综合器指定的目标器件系列•综合器可由第三方提供，适配器则由CPLD/FPGA供应商提供2.1FPGA/CPLD设计流程5.仿真•根据算法和仿真库对设计进行模拟，以验证设计是否正确•功能仿真：对描述的逻辑功能进行测试模拟，以验证是否满足设计要求–与硬件特性无关–时间短，速度快•时序仿真：接近真实器件运行特性的仿真–与硬件特性相关–精度高–时间长，速度慢2.1FPGA/CPLD设计流程6.下载•将适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD下载，以便进行硬件调试和验证•对FPGA进行下载称为配置（Configure）•对CPLD进行下载称为编程（Program）2.2ASIC设计流程1.ASIC设计方法2.2ASIC设计流程2.ASIC设计流程2.3EDA工具•集成开发环境•HDL前端输入与系统管理软件•HDL逻辑综合软件•HDL仿真软件•适配器•其他1.集成开发环境•（1）MAX+PLUSII–Altera公司上一代的PLD开发软件–使用者众多–目前Altera已经停止开发MaxplusII，而转向QuartusII软件平台–最新版本为MaxPlusII10.23（2）QuartusII•Altera公司新一代PLD开发软件•适合大规模FPGA的开发•最新版本为QuartusII9.01.集成开发环境（3）Foundation•Xilinx公司上一代的PLD开发软件•目前Xilinx已经停止开发Foundation，而转向ISE软件平台•最新版本为XilinxFoundation3.1i1.集成开发环境（4）ISE•Xilinx公司目前的FPGA/PLD开发软件•最新版本为ISE8.1i1.集成开发环境2.前端输入与系统管理软件•UltraEdit•HDLTurboWriterVHDL/verilog专用编辑器，可大小写自动转换，缩进，折叠，格式编排很方便•HDLDesignerSeriesMentor公司的前端设计软件，包括5个部分，涉及设计管理，分析，输入等•VisialVHDL/VisalVerilog可视化的HDL/Verilog编辑工具，可以通过画流程图等可视化方法生成VHDL/Verilog代码3.HDL逻辑综合软件•（1）Synplify/SynplifyPro–VHDL/Verilog综合软件–口碑相当不错–Synplicity公司出品–最新版本为Synplify8.1（2）LeonardoSpectrum•VHDL/VerilogHDL综合软件•Mentor公司出品•PrecisionRTL／PrecisionPhysical•最新版本Leonardo2003b（3）FPGAComplierII•VHDL/Verilog综合软件•Synopsys公司出品•停止FPGAExpress的开发4.HDL仿真软件•（1）Modelsim–VHDL/VerilogHDL仿真软件–功能比ActiveHDL强大，使用比ActiveHDL复杂–Mentor的子公司ModelTech出品–最新版本为ModelSim6.1（2）ActiveHDL•VHDL/VerilogHDL仿真软件•人机界面较好，简单易用•Aldec公司出品•最新版本为ActiveHDL7.1sp1（3）NC•Cadence公司出品，很好的Verilog/VHDL仿真工具•NC-Verilog的前身是著名的Verilog仿真软件：Verilog-XL，用于Verilog仿真•NC-VHDL,用于VHDL仿真•NC-Sim,是Verilog/VHDL混合语言仿真工具（4）VCS/Scirocco•VCS是Synopsys公司的Verilog仿真软件•scirocco是Synopsys公司的VHDL仿真软件5.适配器和下载器•布局布线器•由厂商专门针对器件提供–输出多种文件–时序仿真文件–适配技术报告文件–第三方输出文件–编程下载文件2.4QuartusII简介•Altera提供的FPGA/CPLD集成开发环境•QuartusII是MAX+plusII的升级产品•提供ASIC设计的整个设计过程•支持第三方的综合、仿真工具2.5IP核简介•IP，就是知识产权核，IntellectualProperty•IP分为软IP、固IP、和硬IP•从集成规模上，现在的IP库，已经包含了诸如8051、ARM、PowerPC等微处理器、TMS320C50等数字信号处理器、MPEGII、JPEG等数字信息压缩/解压在内的大规模IC模块。2.5IP核简介IP的实际内涵：•首先：必须是为了易于重用而按嵌入式应用专门设计的。•其次：必须实现IP模块的优化设计，达到“四最”，即面积最小、速度最快、功耗最低、工艺容差最大。•再次：符合IP标准。对参数、文档、检验方式等形式化的标准，以及诸如接口、总线等技术性协议标准。第二章作业P26习题2-1叙述EDA的FPGA/CPLD设计流程。