第四章-触发器

第四章触发器Chapter4Flip-Flops第四章触发器《数字电子技术》4.1概述4.3触发器的逻辑功能及其描述4.2触发器的电路结构与动作特点4.4触发器应用举例§4.1概述4.1概述《数字电子技术》数字电路中，有时需要使用具有记忆功能的基本逻辑单元。能够存储1位二值信号（0，1）的基本单元电路统称为触发器。触发器是构成时序逻辑电路的基本电路，是联系组合逻辑电路和时序逻辑电路的桥梁。一、触发器的两个基本特点：1、具有两个能自行保持的稳定状态表示逻辑状态的0和1；2、根据不同的输入信号可以置成1或0状态。二、触发器的分类：4.1概述《数字电子技术》（一）按电路结构形式不同可分为基本RS-FF（锁存器）同步FF（电平触发）主从FF（脉冲触发）边沿FF（边沿触发）CMOS工艺FF（二）按逻辑功能分RS、JK、D、T、T’等（三）按存储数据的原理不同可分为静态FF和动态FF4.2触发器的电路结构及动作特点《数字电子技术》§4.2触发器的电路结构和动作特点§4.2.1基本RS触发器（BasicRSFlip-flop）&&DSDRQQ4.2触发器的电路结构及动作特点《数字电子技术》一、与非门构成的基本RS触发器图4.2.1与非门构成的基本RS-FF的逻辑图表4－2－1与非门构成的基本RS-FF的真值表（特性表）功能110111010011100101000001DSDRnQ1nQ保持0111001*1*置1置0不定注：和的0状态同时消失后状态将不定。DSDR4.2触发器的电路结构及动作特点《数字电子技术》图4.2.2与非门构成的基本RS-FF的图形符号DSDRQ例1：已知基本RS-FF中和的电压波形如下图所示，试画出Q和端对应的电压波形（令）。0nQ解：4.2触发器的电路结构及动作特点《数字电子技术》DSDRnQ1nQ000000111100011100110100111101*0*0二、或非门构成的基本RS触发器图4.2.3或非门构成的基本RS-FF的逻辑图和图形符号表4－2－2或非门构成的基本RS-FF的真值表（特性表）保持置1置0不定注：和的1状态同时消失后状态将不定。DSDR4.2触发器的电路结构及动作特点《数字电子技术》基本RS触发器的特点：电路简单，直接置位、复位，操作方便。基本RS触发器经常用于键盘输入、消除开关噪声等场所。例2：键盘消抖示例——4.2触发器的电路结构及动作特点《数字电子技术》在数字系统中，为协调各部分的动作，常要求某些触发器于同一时刻动作。为此，必须引入同步信号，使这些触发器只有在同步信号到达时才按输入信号改变状态。通常把这个同步信号叫做时钟脉冲，或称为时钟信号，简称时钟，用CP（ClockPulse）表示。同步触发器又称为“钟控触发器”，即时钟控制的电平触发器。§4.2.2同步触发器（SynchronousFlip-flop）4.2触发器的电路结构及动作特点《数字电子技术》一、同步RS触发器（一）电路结构与工作原理分析图4.2.4同步RS-FF的逻辑图表4－2－3同步RS-FF的特性表注：*CP回到低电平后状态不定。CPSR0xx000xx1110000100111100111011101001011011101*11111*nQ1nQ保持置1置0不定4.2触发器的电路结构及动作特点《数字电子技术》从同步RS-FF的特性表可知，只有CP=1时，FF输出端的状态才会受输入信号的控制，而且在CP=1时的特性表与基本RS-FF的特性表相同。输入信号同样需要遵守S•R=0的约束条件。且由表可得同步RS-FF的特性方程和控制输入端的约束条件如下：01RSQRSQnn在使用同步RS-FF时，有时还需要在CP信号到来之前将触发器预先置成指定的状态，为此在实用的同步RS-FF电路上往往还设有专门的异步置位输入端和异步复位输入端。其逻辑图和图形符号如下所示。4.2触发器的电路结构及动作特点《数字电子技术》图4.2.5实用同步RS-FF的逻辑图和逻辑符号CP=04.2触发器的电路结构及动作特点《数字电子技术》（二）动作特点同步RS-FF的动作特点：在CP=1的全部时间里S和R的变化都将引起FF输出端状态的变化。由此可知，若在CP=1的期间内输入信号发生多次变化，则FF的状态也会发生多次翻转，这就降低了电路的抗干扰能力。CPSRQ4.2触发器的电路结构及动作特点《数字电子技术》解：例2：已知同步RS-FF的CP、S、R的波形，且,试画出Q、的波形。1nQQ4.2触发器的电路结构及动作特点《数字电子技术》二、同步D触发器为了从根本上避免同步RS触发器R、S同时为1的情况出现，可以在R和S之间接一非门。这种单输入的FF叫做同步D触发器（又称D锁存器），其逻辑图和特性表如下所示：图4.2.6同步D-FF的逻辑图表4－2－4同步D-FF的特性表CPD说明0x00保持111000送0101101送111nQ1nQ4.2触发器的电路结构及动作特点《数字电子技术》图4.2.7同步D-FF的惯用符号和国标符号由特性表可得同步D-FF的特性方程为：DQn14.2触发器的电路结构及动作特点《数字电子技术》同步D-FF的逻辑功能是：CP到来时（CP=1），将输入数据D存入触发器，CP过后（CP=0），触发器保存该数据不变，直到下一个CP到来时，才将新的数据存入触发器而改变原存数据。正常工作时要求CP=1期间D端数据保持不变。三、同步JK触发器同步JK-FF解决了同步RS-FF输入控制端S=R=1时触发器的新状态不确定的问题。JK-FF的J端相当于置“1”（S）端，K端相当于置“0”（R）端。4.2触发器的电路结构及动作特点《数字电子技术》图4.2.8同步JK-FF的逻辑图表4－2－5同步JK-FF的特性表CPJK说明0XX00保持11100001110100置01011001置11111101翻转10nQ1nQTCPH3tpd4.2触发器的电路结构及动作特点《数字电子技术》图4.2.9同步JK-FF的惯用符号和国标符号由同步JK-FF的特性表可知：2、当J=K=1时，，触发器处于翻转状态，其余情况同同步RS-FF一样。nnQQ1nnnQKQJQ11、同步JK-FF的特性方程为：4.2触发器的电路结构及动作特点《数字电子技术》图4.2.10同步T-FF的逻辑图表4－2－6同步T-FF的特性表四、同步T和T’触发器将JK-FF的J端和K端连在一起，即得到T触发器，其逻辑图和特性表如下所示：CPT说明0X00保持111000111101翻转10nQ1nQJ=K=T若将T输入端恒接高电平，则成为T’触发器。T’-FF的特性方程为：4.2触发器的电路结构及动作特点《数字电子技术》图4.2.11同步T-FF的惯用符号和国标符号由同步T-FF的特性表或将J=K=T代入JK-FF的特性方程可得同步T-FF的特性方程为：nnnQTQTQ1nnQQ14.2触发器的电路结构及动作特点《数字电子技术》五、同步触发器的空翻现象（一）同步触发器的触发方式上述四种功能的同步触发器均属于电平触发方式。电平触发方式有高电平触发和低电平触发两种。（二）同步触发器的空翻在同步触发器CP为高电平期间，输入信号发生多次变化，触发器也会发生相应的多次翻转，如下图所示：同步D-FF的空翻现象CPDQ4.2触发器的电路结构及动作特点《数字电子技术》这种在CP为高电平期间，因输入信号变化而引起触发器状态变化多于一次的现象，称为触发器的空翻。由于空翻问题，同步触发器只能用于数据的锁存，而不能实现计数、移位、存储等功能。为了克服空翻，又产生了无空翻的主从触发器和边沿触发器等新的触发器结构形式。4.2触发器的电路结构及动作特点《数字电子技术》§4.2.3主从触发器（Master-slaveFlip-flop）为了提高触发器工作的可靠性，希望在每个CP周期里输出端的状态只改变一次。为此，在同步触发器的基础上又设计出了主从结构的触发器。主从触发器的结构特点：◆前后由主、从两级触发器级联组成◆主、从两级触发器的时钟相位相反4.2触发器的电路结构及动作特点《数字电子技术》一、主从RS-FF（一）电路结构与工作原理主从RS触发器由两个同样的同步RS触发器组成，但它们的时钟信号相位相反。其结构框图和图形符号如下所示：图4.2.12主从RS-FF的结构框图和图形符号主FF从FF1SRCPYQYQQQSRCP1S1RC14.2触发器的电路结构及动作特点《数字电子技术》图4.2.13主从RS-FF的逻辑图表4－2－7主从RS-FF的特性表4.2触发器的电路结构及动作特点《数字电子技术》（二）动作特点（1）主从RS-FF的翻转分两步动作：从同步RS触发器到主从RS触发器这一演变，克服了CP=1期间触发器输出状态可多次翻转的问题。但由于主触发器本身仍是一个同步RS触发器，所以在CP=1期间和状态仍然会随S、R状态的变化而多次变化，而且仍需遵守约束条件，且其特性方程仍为：QQ0RSnnQRSQ1第一步，在CP=1期间主触发器接收输入S、R的信号，被置成相应的状态；Q第二步，CP下降沿到来时，从触发器按主触发器的状态翻转，Q，端状态的改变发生在CP的下降沿。4.2触发器的电路结构及动作特点《数字电子技术》（2）在CP=1的全部时间里，S、R均对主触发器起控制作用，所以必须考虑整个CP=1期间里输入信号的变化过程才能确定触发器的状态。例：在下图所示的主从RS触发器电路中，若CP、S、R的电压波形如图所示，试求Q和端的电压波形，设。Q0nQ4.2触发器的电路结构及动作特点《数字电子技术》主从RS-FF波形图主触发器从触发器SR4.2触发器的电路结构及动作特点《数字电子技术》二、主从D-FF图4.2.14主从D-FF的结构框图、惯用符号和国标符号其特性方程仍为：DQn1下降沿有效4.2触发器的电路结构及动作特点《数字电子技术》三、主从JK-FF图4.2.15主从JK-FF的逻辑图表4－2－8主从JK-FF的特性表S'R'4.2触发器的电路结构及动作特点《数字电子技术》图4.2.16主从JK-FF的惯用符号和国标符号由特性表可知，其特性方程仍为:nnnQKQJQ1【例1】在下图所示的主从JK触发器电路中，若CP、J、K的电压波形如图所示,试求Q和端的电压波形,设。Q0nQ4.2触发器的电路结构及动作特点《数字电子技术》注：在CP=1期间，J、K信号均未发生改变。4.2触发器的电路结构及动作特点《数字电子技术》【例2】下图示出了CP、J、K信号的波形，波形强调了CP=1期间J、K是变化的。试分析三个时钟CP作用期间主、从触发器的输出变化规律。（二）主从JF-FF的一次变化现象主从JF-FF的一次变化现象是指：在CP=1期间，即便J、K输入信号有多次改变，主从JF-FF的的主触发器的状态仅仅只会改变一次。4.2触发器的电路结构及动作特点《数字电子技术》主从JK-FF的一次变化现象示例YY4.2触发器的电路结构及动作特点《数字电子技术》主从JK触发器的一次变化现象说明触发器在CP作用期间对J、K的变化是敏感的。干扰信号是造成J、K变化的重要原因。在CP作用期间，干扰信号相当于窄脉冲作用于J或K端，引起主触发器状态改变，主触发器记忆了干扰信号，使得主从JK触发器抗干扰能力变差。从本小节可知：1、主从触发器状态的改变是在CP下降沿完成的，因而这种结构无空翻现象；2、主从触发器在CP=1期间无法抗干扰，为克服这一缺点，又出现了边沿触发器。4.2触发器的电路结构及动作特点《数字电子技术》§4.2.4边沿触发器（Edge-triggeredFlip-flop）为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CP信号下降沿（或上升沿）到达时刻输入信号的状态。为实现这一设想，人们研制了各种边沿触发器，如：◆维持阻塞正边沿RS触发器◆维持阻塞正边沿D触发器◆利用传输延迟时间的负边沿JK触发器◆利用CMOS传输门的上边沿D触发器◆