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一、填空题（）使用QUARTUS自带的测试工具______________可以实时捕获设计程序内部信号。1、ASIC直译为_________________________________。2、EDA即_______________________。3、设计输入有多种表达方式,最常用的是原理图输入方式和两种。4、MAX7000系列是Altera公司销量较大的产品,属于高性能/高密度的。5、FLEX10K系列是Altera公司曾推出的主流产品,属于高密度,高速度的。二、选择题（单选）17.可编程逻辑器件的英文简称是。A.FPGAB.PLAC.PALD.PLD18.在VHDL中,可以用语句表示检测clock下降沿。A.clock’eventB.clock’eventandclock=’1’C.clock=’0’D.clock’eventandclock=’0’19.基于下面技术的PLD器件中允许编程次数最多的是。A.FLASHB.EEROMC.SRAMD.PROM20.在EDA中，ISP的中文含义是。A.网络供应商B.在系统编程C.没有特定意义D.使用编程器烧写PLD芯片21.在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0to127，下面哪个赋值语句是正确的。A.idata:=32;B.idata=16#A0#;C.idata=16#7#E1;D.idata:=B#1010#;22.下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程：。A.原理图/HDL文本输入→综合→适配→功能仿真→编程下载→硬件测试B.原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试；C.原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；D.原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试23.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是。A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B.敏感信号参数表中，应列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成；D.当前进程中声明的信号也可用于其他进程。24.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：。A.IEEE库B.VITAL库C.STD库D.WORK工作库25.在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有种逻辑值。A．2B.3C.9D.8三、分析题（每题10分，共20分）1(10分)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdemuti_2vISPORT(D,S:INSTD_LOGIC;Y0,Y1:OUTSTD_LOGIC);ENDdemuti_2v;ARCHITECTUREaOFdemuti_2vISBEGINIFS='0'THENY0=D;ELSEY1=D;ENDIF;ENDPROCESS;ENDa;1画出外部引脚图，说明完成的功能（10分）。LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYCODERISPORT(INPUT：INSTD_LOGIC_VECTOR(7DOWNTO0)；OUTPUT：OUTSTD_LOGIC_VECTOR(2DOWNTO0))；ENDCODER；ARCHITECTUREARTOFCODERISBEGINPROCESS(INPUT)BEGINIF(INPUT(7)=‘0’)THENOUTPUT=000；ELSIF(INPUT(6)=‘0’)THENOUTPUT=001；ELSIF(INPUT(5)=‘0’)THENOUTPUT=010；ELSIF(INPUT(4)=‘0’)THENOUTPUT=011；ELSIF(INPUT(3)=‘0’)THENOUTPUT=100；ELSIF(INPUT(2)=‘0’)THENOUTPUT=101；ELSIF(INPUT(1)=‘0’)THENOUTPUT=110；ELSEOUTPUT=111；ENDIF；ENDPROCESS；ENDART；2画出外部引脚图，说明完成的功能（10分）。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcheck_NISPORT(A:INSTD_LOGIC_VECTOR(7DOWNTO0);Y:OUTSTD_LOGIC);ENDcheck_N;ARCHITECTUREfunOFcheck_NISBEGINPROCESS(A)VARIABLEtemp:STD_LOGIC;BEGINtemp:='1';FORnIN0TO7LOOPtemp:=tempxorA(n);ENDLOOP;Y=temp;ENDPROCESS;ENDfun;设计题：1试用VHDL语言编写8选1数据选择器(10分)。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmulti_8vISPORT(S:INSTD_LOGIC_VECTOR(2DOWNTO0);A,B,C,D,E,F,G,H:INSTD_LOGIC;Y:OUTSTD_LOGIC);ENDmulti_8v;ARCHITECTUREaOFmulti_8vISBEGIN1试用VHDL语言编写一个模为24的计数器，要求能递增计数，且直接用二进制表示（15分）。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityjsqisport(clk:INstd_logic;q:OUTintegerrange23downto0);end;architectureoneofjsqissignalq1:integerrange23downto0;beginprocess(clk)beginifclk'eventandclk='1'then3.设计序列信号发生器，消除毛刺的问题。4.