数字逻辑复习题

《数字逻辑》复习资料一．选择题：1.下列数码均代表十进制数6，其中按余3码编码的是（）。A）0110B）1100C）1001D）01012.已知逻辑函数Y=AB+AB+AB，则Y的最简与或表达式为（）。A）AB）A+ABC）A+BD）A+B3.对于J-K触发器，若J=K，则可完成（）触发器的逻辑功能。A）R-SB）DC）T；D）J-K4.下列四个数中，最大的数是（）。A）(AF)16B）(001010000010)8421BCDC）(10100000)2D）(198)105.逻辑变量的取值１和０可以表示（）。A）开关的闭合、断开B）电位的高、低C）真与假D）电流的有、无6.在何种输入情况下，“或非”运算的结果是逻辑0。（）A）全部输入是0B）全部输入是1C）任一输入为0，其他输入为1D）任一输入为17.对于T触发器，若原态Qn=0，欲使新态Qn+1=1，应使输入T=（）。A）0B）1C）QD）不确定8.下列触发器中，克服了空翻现象的有（）。A）边沿D触发器B）]主从RS触发器；C）同步RS触发器D）主从JK触发器；9.卡诺图上变量的取值顺序是采用（）的形式，以便能够用几何上的相邻关系表示逻辑上的相邻。A）二进制码B）循环码C）ASCII码D）十进制码10.表示任意两位无符号十进制数需要（）二进制数。A）6B）7C）8D）911.余3码10001000对应的2421码为（）。A）01010101B）10000101C）10111011D）1110101112.补码1.1000的真值是（）。A）+1.0111B）-1.0111C）-0.1001D）-0.100013.标准或-与式是由（）构成的逻辑表达式。A）与项相或B）最小项相或C）最大项相与D）或项相与14.下列四种类型的逻辑门中，可以用（）实现三种基本运算。A）与门B）或门C）非门D）与非门15.实现两个四位二进制数相乘的组合电路，应有（）个输出函数。A）8B）9C）10D）1116.要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为（）。A）JK=00B）JK=01C）JK=10D）JK=1117.设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要（）个异或门。A）2B）3C）4D）518.根据反演规则，的反函数为（）。A）E)]ED(CC[AFB）E)ED(CCAFC）E)EDCCA(FD）E)(DAFECC19.将D触发器改造成T触发器，如图所示电路中的虚线框内应是（）。A）或非门B）与非门C）异或门D）同或门20.根据最小项与最大项的性质，任意两个不同的最小项之积为（），任意两个不同的最大项之和为（）。A）0B）1C）mD）不确定21.F=A(A+B)+B(B+C+D)=（）。A）BB）A+BC）1D）AB22.（10000011）8421BCD的二进制码为（）。A）(10000011)2B）(10100100)2C.）(1010011)2D）(11001011)223.N个触发器可以构成能寄存（）位二进制数码的寄存器。A）NB）2NC）2ND）N224.同步时序电路和异步时序电路比较，其差异在于后者（）。A）没有稳定状态B）没有统一的时钟脉冲控制C）输入数据是异步的D）输出数据是异步的25.时序电路中对于自启动能力的描述是（）。A）无效状态自动进入有效循环，称为具有自启动能力。B）无效状态在时钟脉冲作用下进入有效循环，称为具有自启动能力。C）有效状态在时钟脉冲作用下进入有效循环，称为具有自启动能力。D）有效状态自动进入有效循环，称为具有自启动能力。26.在四变量卡诺图中，逻辑上不相邻的一组最小项为：（）A）m1与m3B）m4与m6C）m5与m13D）m2与m827.L=AB+C的对偶式为：（）A）A+BCB）(A+B)CC）A+B+CD）ABC28.二．填空题：1.十进制数（97.5）10转换成十六进制数是（），转换成二进制数是（），转换成八进制数是（），转换成8421BCD码为（）。2.将二进制0100110转换成余3码为（），转换成格雷码为（）。3.设真值X=-0110，则X的原码为（），反码为（），补码为（）。4.描述一个时序逻辑电路的功能，必须使用三个方程式，他们是输出方程、（）、（）。5.函数L=AC+ABC的对偶式为：（）。6.AB+AC+BC化成最小项的形式为（）。7.为了把时序电路的逻辑功能直观、形象的显示出来，有时还需要把由输出方程、状态方程和激励方程表示的逻辑关系表示成（）、（）或时间波形图的形式。8.(20.57)8=（）169.(63.25)10=（）210.(FF)16=（）1011.[X]原=1.1101，真值X=（），[X]补=（）。12.时序逻辑电路的输出不仅取决于当时的（）输入（），还取决于电路的状态（）。13.逻辑代数的基本运算有三种，它们是（）、（）、（）。14.1BAF，其最小项之和形式为（）。15.RS触发器的状态方程为（），约束条件为（）。16.已知ABBAF1、BABAF2，则两式之间的逻辑关系为（）。17.触发器的CP时钟端不连接在一起的时序逻辑电路称之为（）步时序逻辑电路。18.（842）10=（）2=（）1619.（30.7）10=（）余三BCD=（）8421BCD20.DCBAF，则它的非函数是（）。21.组合逻辑电路中的的竞争冒险是指当逻辑门有（）输入信号同时向（）状态变化时，输出端可能产生（）现象。22.组合逻辑电路的逻辑特点是，任意时刻的输出状态仅取决于该时刻的（）输入状态，而与信号作用前的电路（）。23.对于JK触发器，若J＝K，则可完成（）触发器的逻辑功能；若，则可完成（）触发器的逻辑功能。24.有两个与非门构成的基本RS触发器的特征方程是Qn+1=（），约束方程是（）。25.(10110010.1011)2=（）8=（）1626.逻辑函数YABC的两种标准形式分别为（）、（）。27.将2004个“1”异或起来得到的结果是（）。28.任意两个最小项之积为（），任意两个最大项之和为（）。29.对于逻辑函数BCCAABF，为了化简，利用逻辑代数的基本定理，可表示为CAABF，但这可能引起（）型险象，因为在B=1、C=1时，化简前逻辑函数的值恒为1，但化简后逻辑函数的值为AA。30.一个触发器有Q和Q两个互补的输出引脚，通常所说的触发器的输出端是指（），所谓置位就是将输出端置成（）电平，复位就是将输出端置成（）电平。31.对于JK触发器，若J＝K，则可完成（）触发器的逻辑功能；若，则可完成（）触发器的逻辑功能。32.任何有限的逻辑关系，不管多么复杂，其逻辑函数都可通过逻辑变量的与、或、非三种运算符加以实现，但逻辑函数的一般表达式（）唯一的，而其标准表达式唯一的。33.一个JK触发器有（）个稳态，它可存储（）位二进制数。三．判断题：1.（）8421码1001比0001大。2.（）数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。3.（）若两个函数具有相同的真值表，则两个逻辑函数必然相等。4.（）因为逻辑表达式A+B+AB=A+B成立，所以AB=0成立。5.（）D触发器的特性方程为Qn+1=D，与Qn无关，所以它没有记忆功能。6.（）在同步时序电路的设计中，若最简状态表中的状态数为2N，而又是用N级触发器来实现其电路，则不需检查电路的自启动性。7.（）原码和补码均可实现将减法运算转化为加法运算。8.（）化简完全确定状态表时，最大等效类的数目即最简状态表中的状态数目。9.（）原码和补码均可实现将减法运算转化为加法运算。10.（）逻辑函数7),M(1,3,4,6,C)B,F(A,则m(0,2,5)C)B,(A,F。四．化简题：1.Y1=ABC+AB+AD+C+BD（用公式法）2.Y2=ABC+ABD+ABC+ACD（BC+BD=0）3.Y3（A，B，C，D）=m（2，3，7，8，11，14）+d（0，5，10，15）4.)(BABAABCBAF5.)DECBA(*)ED)(CBA(F6.用代数法求函数BACBACABC)B,F(A,的最简“与-或”表达式。F(A，B，C，D)＝∑m(2，3，9，11，12)+∑d(5，6，7，8，10，13)求出最简“与-或”表达式和最简“或-与”表达式。7.F2（A,B,C,D）=∑m(0,1,2,4,5,9)+∑d(7,8,10,11,12,13)（卡诺图法）五．分析题：1.分析以下电路，说明电路功能。2.请分析并回答下图的时序逻辑电路的功能。3.分析下图所示电路的逻辑功能（写出表达式，列真值表描述功能）。4.写出下图所示逻辑图的逻辑关系式：5.分析如图所示电路，写出其真值表和最简表达式。YC11J1KQF1C11J1KQF2C11J1KQF3&CP&1ABC＆＆＆＆≥1≥11＆≥1Y1Y2F1F3F2F4F5F66.分析如图所示电路的功能，写出驱动方程、状态方程，写出状态表或状态转换图。7.试判断F=(A+B)(A+C)有无竞争冒险，如有请予以消除。六．设计题：1.请用与非门组成全加器，画出逻辑图。2.用D触发器设计一个“111”序列检测器，要求连续输入3个或3个以上“1”时输出为“1”，否则输出为“0”。3.设计一个能判断某同学是否结业的逻辑电路，参加四门考试，规定如下：☆政治及格得1分不及格得0分☆理化及格得2分不及格得0分☆英语及格得3分不及格得0分☆数学及格得4分不及格得0分若总得分为6分以上（包括6分）就可结业。要求：（1）定义输入和输出逻辑变量；（2）列出真值表；（3）根据卡诺图写出输出最简“与或”表达式；（4）用适当门电路设计该电路。4.设计一个可控计数器，由JK触发器构成，如果输入控制线X=1，则状态按000、011、110、000变化，如果控制线X=0，状态按000、101、100、110、000变化。5.设计一检测电路，检测四位二进制数中“1”的个数是否为偶数，是则输出为“1”，否则输出为“0”。6.设计一个1011序列检测器(序列不重叠)，X为输入信号，Z为输出信号。（1）画状态转移图；（2）确定最少用几个D触发器；（3）写状态转移表；（4）写状态方程、激励方程、输出方程。7.设8421BCD码对应的十进制数为X，当X≤2，或X≥7时电路输出F为高电平，否则为低电平。试设计该电路，并用与非门实现。8.用D触发器设计一个同步四进制减法计数器。9.用D触发器设计一个0110序列检测器，X为序列输入，Z为检测输出，其关系如下。X：1011010110110Z：000010000100010.设计一个将一位十进制数的余3码转换成二进制数的组合电路，电路框图如图所示。要求：（1）填写表1所示真值表；表1ABCDWXYZABCDWXYZ0000000100100011010001010110011110001001101010111100110111101111（2）利用如图所示卡诺图，求出输出函数最简与-或表达式；（3）画出逻辑电路图。11.某同步时序逻辑电路如图所示。(1)写出该电路激励函数和输出函数；(2)填写表中所示次态真值表；输入X现态Q2Q1激励函数J2K2J1K1次态Q2(n+1)Q1(n+1)输出Z(3)填写表中所示电路状态表；现态次态Q2(n+1)Q1(n+1)输出Q2Q1X=0X=1Z00011011（4）设各触发器的初态均为0，试画出图中Q1、Q2和Z的输出波形。（5）改用T触发器作为存储元件，填写图中激励函数T2、T1卡诺图，求出最简表达式。12.分别画出JK和D触发器的电路符号图，并分别画出将JK触发器转换成D触发器以及将D触发器转换成JK触发器的电路连接图。13.请设计一个两位二进制比较电路（进行比较的两个两位二进制数分别为A1、A0和B1、B0）。14.用J-K触发器设计一个七进制可逆计数器，要求当X=1时，进行加1计数；当X=0时，进行减1计数，