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AVNET南京办蔡键龙选定所用的器件源代码输入调用及例化IP功能仿真Chipscope例化时钟约束管脚锁定工程实现生成bit文件PLLCLK_OSCCounterDDSChipscope50MHz100MHz200MHzportportFPGAIPIP源代码Debug输入源代码右键菜单输入源代码输入源代码输入源代码输入顶层文件名输入源代码输入源代码输入源代码双击打开文件输入源代码双击打开文件调用IP-PLL时钟双击打开调用IP-PLL时钟时钟输入频率调用IP-PLL时钟时钟输入频率调用IP-PLL时钟对信号重命名，方便辨识。PLL的生成结果时钟IP例化Copy到源代码文件里时钟IP例化信号声明IP例化输入需要的频率信号声明IP例化在插入ChipscopeILA模块时，可以直接找到Debug变量。启动代码模板搜索”debug”关键字Copy到代码里面声明为”DEBUG”,即使没有连接到其他模块，也不会被优化掉。DEBUG变量的实现声明时赋初始值；不要使用reset赋值方式！点击它选择“OpenSynth.Design”然后OK。选择Debug界面模式Debug信号列表点击，启动Debug向导采样时钟右键，可以选择你希望的Clock信号选择你希望的Clock信号添加设计中的其它信号，即使你没有对它标记“DEBUG”输入你想看的信号Debug向导窗口大概是这个样子。将locked信号的时钟源改一下。22自动设置Debug相关的core。所有信号应该都已经Assigned。将界面切换到I/O管脚分配模式大概是这个样子主要操作区域直接在界面里面输入管脚位置；适用于先有硬件，再设计代码；输入管脚位置名称，如“AC3”一定要选择对应的IO电平将INPUT、OUTPUT信号直接拖放到管脚上；适用于先有代码，再出原理图、PCB；点按某个信号，直接拖放到管脚上。一定要选择对应的IO电平将设计里的所有管脚分配好。单击，打开定制MMCMIP时，已经产生主时钟以及派生的时钟约束，无需再添加如果有其他时钟需要添加，按照CreateClock向导一步步输入即可。没Save，约束只是存在于内存中，并没有回写到XDC文件中，必须手动Save。Implement完成之后，可以直接打开Implement结果。也可以点击点击不满足的时序会以红色显示定制MMCM时钟IP所隐含的时序