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1---○---○---○---○学院专业班级学号姓名…………评卷密封线………………密封线内不要答题，密封线外不准填写考生信息，违者考试成绩按0分处理………………评卷密封线…………中南大学考试试卷时间110分钟题号一二三四五六七八合计得分评卷人2012~2013学年二学期EDA技术与应用课程试题32学时，开卷，总分100分，占总评成绩70%一、填空题(本题20分，每个空格1分)1.可编程逻辑器件的种类繁多，从结构上可分为两大类：一类属结构器件，其基本结构为“与-或”阵列，大部分PLD和CPLD都属于此类范畴；另一类是结构的器件，由简单的查找表组成可编程门，再构成阵列形式，FPGA属于此类器件。2.请写出以下与可编程逻辑器件相关的专业术语缩写的英文全称：CPLD：FPGA：3.Verilog中最常用的变量（Variable）是寄存器型变量和网线型变量，分别用关键词及来定义。4.在Verilog中十进制数10按二进制数表述可写为：；按十六进制数表述可写为：。5.使用Quartus的EDA设计流程一般包括设计输入、、适配、仿真测试和等步骤。6.过程结构中的赋值语句有阻塞式赋值和非阻塞式赋值两种。为了避免错误使用赋值方式导致设计问题，一般要求：当描述对象为时序电路时使用，当设计对象为组合电路时使用。7.有限状态机从状态机的信号输出方式上分，有型和型两种状态机。8.最一般和最常用的有限状态机结构中通常都包含了说明部分、、、辅助过程等几个部分。9.EDA优化技术中，比较典型的资源优化方法有：、逻辑优化、串行化等；速度优化方法有：、寄存器配平、关键路径法、乒乓操作法、加法树法等。10.Verilog语言中内置了一些可用于仿真验证的系统任务和系统函数，其中可用于显示的有：、$monitor等；可用于停止仿真的控制任务有：、$stop。得分评卷人2二、选择题(单选，每题2分，合计20分)1.以下PLD阵列图中，PLA结构的为:()ABCD2.以下always语句中，正确的可综合的语句是?()A.always@（CLKorAorB）B.always@(posedgeCLKorA)C.always@(posedgeCLKornegedgeRST)C.always@(CLKornegedgeRST)3.以下赋值语句中，正确的为：()A.assignC=A&B;B.assignC=(A)?B;C.wireC=B^D;D.assignC=(A)?B:D;4.以下Verilog描述不会生成时序电路的为？()A.always@(AorB)B.always@(selorAorBorC)case(sel)case(sel)1’b0:OUT=A;2’b00:OUT=A;1’b1:OUT=B;2’b01:OUT=B;default:OUT=A;default:OUT=C;endcaseendcaseC.always@（selorAorB）D.always@(posedgeCLK)if(sel==2’b00)OUT=A;OUT=A^B;elseif(sel==2’b01)OUT=B;5.以下有关过程语句的描述中,错误的为？()A.always语句为一无线循环语句。B.过程中的顺序语句具有明显的顺序和并行双重性。C.过程语句本身是并行语句。D.一个过程中允许描述对应几个时钟信号的异步时序逻辑。6.以下有关状态机的描述中，错误的为？()A.Moore型状态机在输出时序上属于同步输出状态机。得分评卷人3B.Mealy型状态机在输出时序上属于异步输出状态机。C.Moore型状态机的输出在输入发生变化时立即发生。D.Mealy型状态机的输出是当前状态和所有输入信号的函数。7.以下可以用作用户自定义标识符的为？()A.41MUXB.MUX__41C.regD._MUX41_8.以下属于缩位操作的为？()A.～|AB.！AC.&&AD.A^B9.以下属于可综合的语句为()A.initial语句B.forever语句C.$displayD.assignA=C+D；10.以下有关仿真方法的描述中，错误的为()A.系统级Verilog描述对应的仿真为行为级仿真；B.RTL级Verilog描述对应的仿真为RTL级仿真；C.门级Verilog描述对应的仿真为门级仿真；D.EDA工具不能对用图形描述的设计文件进行仿真；三.分别给出以下RTL图的Verilog描述，模块名自定义。(每小题5分)（1）（2）四.写出含有异步清零、计数使能的32位二进制加减可控计数器的Verilog描述。(10分)得分评卷人得分评卷人4五.根据以下状态机图完成状态机的Verilog描述，要求该描述由主控时序过程及主控组合过程构成。(10分)moduleFSM(clk,rst_n,A,B,C,OUT);inputclk,rst_n;input[1:0]A,B,C;output[1:0]OUT;六.使用case语句以一位热码状态编码方式设计一个4选1选择器，写出Verilog描述，并讨论一位热码状态编码方式的优缺点。(10分)七.设计一个信号去抖动的模块（例如，按键去抖动），写出Verilog描述，并讨论其优缺点及应用范围。(10分)八.设计一个VerilogTestBench来测试以下OR2模块，要求在TestBench中生成激励信号且激励信号必须包含所有组合。(10分)moduleOR2(A,B,C);inputA,B;outputC;assignC=A|B;endmodule得分评卷人得分评卷人得分评卷人得分评卷人S0(OUT=2’b00)S1（OUT=2’b01)S2(OUT=2’b10)S3(OUT=2’b11)!rst_nA==0A!=0C=0A!=0A==0&&B==0C0B!=052012-2013学年二学期EDA技术与应用课程试题答案一，填空题1.乘积项，基于查找表2.ComplexProgrammableLogicDevice,FieldProgrammableGateArray3.reg,wire4.4’b1010,4’ha（引号前的数字=4即可）5.综合，编程下载6.非阻塞式赋值，阻塞式赋值7.Moore，Mealy8.主控时序过程，主控组合过程9.资源共享，流水线设计10.$display或$strobe,$finish二，选择题1.B2.C3.C4.B5.D6.C7.D8.A9.D10.D三，(1)moduleA(CLK,CL,OUT);inputCLK,CL;outputOUT;regQ;assignOUT=!Q;always@(posedgeCLK)Q=!(CL|Q);endmodule(2)moduleB(A,B,C,D,result);inputA,B,C,D;outputresult;wireand2,or2,xor2;assignand2=A&B;assignor2=C|D;assignxor2=and2^or2;assignresult=(or2)?D:xor2;四，moduleCNT32(CLK,RST,EN,UP,CNT);inputCLK,RST,EN,UP;6output[31:0]CNT;reg[31:0]CNT;always@(posedgeCLKornegedgeRST)beginif(!RST)CNT=32’h00000000;elseif(EN)if(UP)CNT=CNT+1’b1;elseCNT=CNT–1’b1;endendmodule五，moduleFSM(clk,rst_n,A,B,C,OUT);inputclk,rst_n;input[1:0]A,B,C;output[1:0]OUT;reg[1:0]cs,ns;always@(posedgeclkornegedgerst_n)beginif(!rst_n)cs=2’b00;elsecs=ns;endalways@(csorAorBorC)begincase(cs)2’b00:beginOUT=2’b00;ns=2’b01;end2’b01:beginOUT=2’b01;if(A==0)ns=2’b10;elsens=2’b01;end2’b10:beginOUT=2’b10;if(A!=0)ns=2’b11;elseif(B!=0)ns=2’b01;elsens=2’b10;end2’b11:beginOUT=2’b11;7If(C=0)ns=2’b00;elsens=2’b11;enddefault:beginOUT=2’b00;ns=2’b00;endendcaseendmodule六，modulemux41(A,B,C,D,SEL,OUT);inputA,B,C,D;input[3:0]SEL;outputOUT;regOUT;always@(AorBorCorDorSEL)begincase(SEL)4’b0001:OUT=A;4’b0010:OUT=B;4’b0100:OUT=C;4’b1000:OUT=D;default:OUT=A;endcaseendendmodule优点：简化了状态译码逻辑，提高了状态转换速度，降低动态切换的电流消耗。缺点：需要较多的触发器资源；七，moduleERZP(CLK,KIN,KOUT);inputCLK,KIN;outputKOUT;regKOUT;reg[3:0]KL,KH;always@(posedgeCLK)beginif(!KIN)KL=KL+1’b1;elseKL=4’b0000;end8always@(posedgeCLK)beginif(KIN)KH=KH+1’b1;elseKH=4’b0000;endalways(posedgeCLK)beginif(KH4’b01100)KOUT=1’b1;elseif(KL4’b0111)KOUT=1’b0;endendmodule优点：输出信号脉宽比较宽，容易控制；缺点：需要较多硬件资源；应用范围：用于消除各种不同情况下的干扰、毛刺和抖动；八，moduletestbench;regA,B;initialbeginA=1’b0;B=1’b0;#10A=1’b0;B=1’b1;#10A=1’b1;B=1’b0;#10A=1’b1;B=1’b1;endOR2OR2(.A(A),.B(B),.C(C));endmodule