数字电子技术基础5(第二版)

第5章触发器第5章触发器5.1基本RS触发器5.2时钟控制的触发器5.3集成触发器5.4触发器的逻辑符号及时序图第5章触发器5.1基本RS触发器5.1.1电路结构和工作原理基本RS触发器是构成各种功能触发器的基本单元，所以称为基本触发器。它可以用两个与非门或两个或非门交错耦合构成。图5.1.1（a）是用两个与非门构成的基本RS触发器的逻辑电路，它具有两个互补的输出端Q和Q，一般用Q端的逻辑值来表示触发器的状态。当Q=1，Q=0时，称触发器处于1状态；当Q=0，Q=1时，称触发器处于0状态。RD、SD为触发器的两个输入端（或称激励端）,当输入信号RD=1,SD=1（即RDSD为11)时，该触发器必定处于Q=1或Q=0的某一状态保持不变，所以它是具有两个稳定状态的双稳态电路。第5章触发器图5.1.1与非门构成的基本RS触发器第5章触发器当输入信号变化时，触发器可以从一个稳定状态转换到另一个稳定状态。我们把输入信号作用前的触发器状态称为现在状态（简称现态），用Qn和Qn表示（为了书写方便，现态Qn右上角的n可以略去，Qn可写成Q，下同），把在输入信号作用后触发器所进入的新状态称为触发器的下一状态（或简称次态），用Qn+1和Qn+1表示。因此，根据图5.1.1（a）所示电路中的与非逻辑关系可以得出以下结果：第5章触发器(1)当RD=0，SD=1时，无论触发器原来处于什么状态，其次态一定为0，即Qn+1=0，Qn+1=1，称触发器处于置0(复位)状态。(2)当RD=1，SD=0时，无论触发器原来处于什么状态，其次态一定为1，即Qn+1=1，Qn+1=0，称触发器处于置1(置位)状态。第5章触发器③当RD=1，SD=1时，触发器状态不变，即Qn+1=Qn，Qn+1=Qn，称触发器处于保持(记忆)状态。④当RD=0，SD=0时，两个与非门输出均为1(高电平)，此时破坏了触发器的互补输出关系，而且当RD、SD同时从0变化为1时，由于门的延迟时间不一致，使触发器的次态不确定，即Qn+1=Ø，这种情况是不允许的。因此规定输入信号RD、SD不能同时为0，它们应遵循RD+SD=1的约束条件。第5章触发器从以上分析可见，基本RS触发器具有置0、置1和保持的逻辑功能，通常SD称为置1端或置位(SET)端，RD称为置0或复位(Set)端，因此该触发器又称为置位—复位(Reset)触发器或RDSD触发器，其逻辑符号如图5.1.1(b)所示。因为它是以RD和SD为低电平时被清0和置1的，所以称RD、SD低电平有效，且在图5-1(b)中RD、SD的输入端加有小圆圈。第5章触发器5.1.2基本RS触发器的功能描述1．状态转移真值表（状态表）将触发器的次态Qn+1与现态Q及输入信号之间的逻辑关系用表格的形式表示出来，这种表格就称为状态转移真值表(或称状态表、特性表)。根据以上分析，图5.1.1（a）所示的基本RS触发器的状态转移真值表如表5.1.1（a）所示，表5.1.1（b）是其简化表。它们与组合电路的真值表相似，不同的是触发器的次态Qn+1不仅与输入信号有关，还与它的现态Q有关，这正体现了时序电路的特点。表5.1.1也可以用图5.1.2所示的卡诺图来表示，并将这种表示触发器状态的卡诺图称为次态卡诺图。第5章触发器表5.1.1基本RS触发器的状态表第5章触发器图5.1.2次态卡诺图第5章触发器2.特征方程(状态方程)描述触发器逻辑功能的函数表达式称为特征方程或状态方程。对图5.1.2次态卡诺图化简，可以求得基本RS触发器的特征方程为11DDnDDnRSQRSQ(约束条件)特征方程中的约束条件表示RD和SD不允许同时为0，即RD和SD总有一个为1。第5章触发器3.状态转移图(状态图)与激励表状态转移图是用图形方式来描述触发器的状态转移规律。图5.1.3为基本RS触发器的状态转移图。图中两个圆圈分别表示触发器的两个稳定状态，箭头表示在输入信号作用下状态转移的方向，箭头旁的标注表示转移条件。激励表(也称驱动表)是表示触发器由当前状态Qn转至确定的下一状态Qn+1时，对输入信号的要求。基本RS触发器的激励表如表5.1.2所示。第5章触发器表5.1.2基本RS触发器的激励表QnQn+1RDSD00011011×110011×第5章触发器图5.1.3基本RS触发器的状态转移图第5章触发器4．波形图工作波形图又称时序图，它反映了触发器的输出状态在输入信号作用下随时间变化的规律，是实验中可观察到的波形。图5.1.4为基本RS触发器的工作波形，图中虚线部分表示状态不确定。基本RS触发器也可以用或非门组成,其电路及逻辑符号如图5.1.5所示,输入信号SD、RD是高电平有效，因此输入端没有小圆圈。电路的工作原理读者可自行分析。第5章触发器图5.1.4基本RS触发器的工作波形第5章触发器图5.1.5或非门构成的RS触发器第5章触发器5.2时钟控制的触发器5.2.1钟控RS触发器钟控RS触发器是在基本RS触发器基础上加两个与非门构成的，其逻辑电路及逻辑符号分别如图5-5(a)、(b)所示。图中C、D门构成触发引导电路，R为置0端，S为置1端，CP为时钟输入端。从图5.2.1（a）可以看出，基本RS触发器的输入函数为CPSSCPRRDD,第5章触发器图5.2.1钟控RS触发器第5章触发器当CP=0时，C、D门被封锁，RD=1，SD=1，由基本RS触发器功能可知，触发器状态维持不变。当CP=1时，RD=R,SD=S，触发器状态将发生转移。将RD、SD代入基本RS触发器的特征方程式(5-1)中，可得出钟控RS触发器的特征方程为01RSQRSQnn(约束条件)其中RS=0表示R与S不能同时为1。该方程表明当CP=1时，钟控RS触发器的状态按上式转移，即时钟信号为1时才允许外输入信号起作用。第5章触发器同理还可得出CP=1时，钟控RS触发器的状态转移真值表、激励表分别如表5.2.1和表5.2.2所示，状态转移图和波形图分如图52.2(a)、(b)所示。钟控RS触发器是在R和S分别为1时清“0”和置“1”，称为R、S高电平有效，所以逻辑符号的R、S输入端不加小圆圈。表5.2.1钟控RS触发器状态转移真值表RSQn+100011011Qn10×第5章触发器表5.2.2钟控RS触发器激励表QnQn+1RDSD00011011×101100×第5章触发器图5.2.2钟控RS触发器的状态图和波形图第5章触发器()DDDSDCPRSCPDCPCPDCPCPDCP5.2.2钟控D触发器（数据锁存器）将图5.2.1（a）所示的钟控RS触发器的R端接至D门的输出端，并将输入端S改为D，便构成了图5.2.3（a）所示的钟控D触发器，该触发器也称为数据锁存器，其逻辑符号如图5.2.3（b）所示。在图5.2.3（a）中，门A和B构成了基本RS触发器，门C和D构成了触发引导电路。基本触发器的输入为第5章触发器当CP=1时，SD=D，RD=D，代入基本RS触发器的特征方程得出钟控D同理，可以得到钟控D触发器在CP=1时的状态转移真值表如表5.2.3所示，激励表如表5.2.4所示，状态图如图5.2.4所示，波形图如图5.2.5所示。1nDDQSRQDDQDDQD当CP=0时，RD=1，SD=1，触发器状态维持不变。第5章触发器钟控D触发器在时钟作用下，其次态Qn+1始终和D输入一致，因此常把它称为数据锁存器或延迟(Delay)触发器。由于D触发器的功能和结构都很简单，因此目前得到普遍应用。第5章触发器图5.2.3钟控D触发器第5章触发器表5.2.3钟控D触发器的状态表DQn+10101表5.2.4钟控RS触发器的激励表QnQn+1D000110110101第5章触发器图5.2.4钟控D触发器的状态图第5章触发器图5.2.5钟控D触发器的波形图第5章触发器表5–5D触发器状态转移真值表DQn+10101QnQn+1D000110110101表5–6Ｄ触发器激励表第5章触发器,SJQRKQ由于Q和Q互补，无论J、K输入取值如何，它不可能出现SR=11的情况，因此这种结构也解决了R、S之间的约束问题。由图5.2.6（a）可见：5.2.3钟控JK触发器钟控JK触发器的逻辑电路和逻辑符号如图5.2.6（a）、（b）所示。,DDSJQCPRKQCP第5章触发器当CP=0时，RD=1，SD=1，触发器维持原状态不变。当CP=1时，，代入基本RS触发器的特征方程可得钟控JK触发器的特征方程为D,nDSJQRKQ1nnnDDQSRQJQKQQJQKQ可简写为QKQJQn1同理，可得出钟控JK触发器在CP=1时的状态转移真值表如表5.2.5所示，激励表如表5.2.6所示，状态图如图5.2.7所示。第5章触发器图5.2.6钟控JK触发器第5章触发器表5.2.5钟控JK触发器的状态表JKQn+100011011Qn01Q表5.2.6钟控JK触发器的激励表QnQn+1JK000110110×1××1×0第5章触发器图5.2.7JK触发器的状态图第5章触发器5.2.4钟控T触发器和T′触发器钟控T触发器由钟控JK触发器简单演变而成，其逻辑电路及逻辑符号分别如图5.2.8（a）、（b）所示图5.2.8钟控T触发器第5章触发器当CP=0时，RD=1,SD=1，触发器维持原状态不变。当CP=1时，将J=T、K=T代入钟控JK触发器的特征方程可得钟控T触发器的特征方程如下：1nQJQKQTQTQTQ同理，可得出钟控T触发器在CP=1时的状态表（见表5.2.7）、激励表（见表5.2.8）和状态图（见图5.2.9）。第5章触发器表5.2.7钟控T触发器的状态表表5.2.8钟控T触发器的激励表T1nQ01nQnQ1nnQQT000110110110第5章触发器图5.2.9T触发器的状态图第5章触发器由表5.2.7可见，钟控T触发器在T=0时具有保持功能，在T=1时具有翻转功能。若将图5.2.8（a）所示T触发器电路中的T端固定接至高电平（逻辑1），便得到钟控T′触发器，其特征方程为QQn!可见，T′触发器具有翻转功能，CP每作用一次，T′触发器就翻转一次，因此T′触发器也称为计数触发器。第5章触发器5.2.5电位触发方式的工作特点电位触发方式的特点是，在约定钟控信号电平(CP=1或0)期间，触发器的状态对输入信号敏感，输入信号的变化都会引起触发器的状态变化。而在非约定钟控信号电平(CP=0)期间，不论输入信号如何变化，都不会影响输出，触发器的状态维持不变。但是必须指出，这种电位触发方式，对于T′触发器，其状态转移为，当在CP=1且脉冲宽度较宽时，T′触发器将在CP=1的期间一直发生翻转，直至CP=0为止，这种现象称为空翻。QQn1第5章触发器如果要求每来一个CP触发器仅发生一次翻转，则对钟控信号约定电平(通常CP=1)的宽度要求是极为苛刻的。例如，对T′触发器必须要求触发器输出端的新状态返回到输入端之前，CP应回到低电平，就是CP的宽度tCP不能大于3tpd，而为了保证触发器能可靠翻转，至少在第一次翻转过程中，CP应保持在高电平，亦即宽度不应小于2tpd，因此CP的宽度应限制在2tpd＜tCP＜3tpd范围内。但TTL门电路的传输时间tpd通常在50ns以内，产生或传送这样的脉冲很困难，尤其是每个门的延迟时间tpd各不相同。因此在一个包括许多触发器的数字系统中，实际上无法确定时钟脉冲应有的宽度。所以，为了避免空翻现象，必须对以上的钟控触发器在电路结构上加以改进。第5章触发器5.3集成触发器5.3.1主从触发器1.主从JK触发器的电路结构和工作原理主从JK触发器的电路结构如图5.3.1所示，它由两个钟控RS触发器构成，其中门1～门4构成从触发器，门5～门8构成主触发器。第5章触发器图5.3.1主从JK触发器的结构框图第5章触发器(1)当CP=0时，主触发器输入控制门（门7和门8）被封锁，输入控制信号的变化不会引起主触发器的