《电子技术基础(第五版)》电子课件第六章

第六章触发器及时序逻辑电路§6—1触发器§6—2常用的时序逻辑电路§6—3数/模与模/数转换器第六章触发器及时序逻辑电路组合电路与时序逻辑电路的区别组合电路：电路的输出只与电路的输入有关，与电路原来的状态无关时序逻辑电路：电路在某一给定时刻的输出取决于该时刻电路的输入还取决于原来状态由触发器保存时序逻辑电路：组合电路+触发器电路的状态与时间顺序有关第六章触发器及时序逻辑电路本章重点：触发器外部逻辑功能、触发方式.能够存储一位二进制数码的基本单元电路.（1）有两个稳定的工作状态，分别用“0”和“1”表示.组合电路：不含记忆元件、无反馈、输出与原来状态无关触发器：触发器的基本特点：（2）在适当信号的作用下，两种稳定状态可以相互转换.（3）输入信号消失后，能将获得的新状态保持下来.§6—1触发器具有记忆功能第六章触发器及时序逻辑电路1.了解时序逻辑电路的特点和基本组成.2.了解基本RS触发器、同步RS触发器的电路组成和逻辑功能.3.掌握JK触发器、D触发器、T触发器的逻辑功能.第六章触发器及时序逻辑电路1.基本RS触发器（1）电路组成与逻辑符号一、RS触发器&&DRDSQQ基本RS触发器的逻辑电路两个输入端：DDS、R两个输出端：QQ、)QQ和(是互补状态两个稳定状态：1时Q0、Q触发器是“0”状态0时Q1、Q触发器是“1”状态有两条反馈线：第六章触发器及时序逻辑电路（2）工作原理1时S0、R当DD01101Q0,Q触发器被“置0”为直接复位端RD&&DRDSQQ10第六章触发器及时序逻辑电路0时S1、R当DD0Q1,Q触发器被“置1”为直接置位端DS011001&&DRDSQQ第六章触发器及时序逻辑电路1时S1、R当DD若触发器的原状态为“1”11若触发器的原状态为“0”触发器保持原状态“0”不变01触发器保持原状态“1”不变&&DRDSQQ011101&&DRDSQQ01第六章触发器及时序逻辑电路00110时S0,R当DD1Q1,Q“不允许”&&DRDSQQ“不定”第六章触发器及时序逻辑电路（3）逻辑功能输入输出功能010100置0100111置1110101保持0001××不定真值表DRDSnQ1Qn&&DRDSQQ&&DRDSQQ&&DRDSQQ11000011置0置1&&DRDSQQ1100保持不定第六章触发器及时序逻辑电路DRDSQQRS逻辑符号负脉冲触发端Q端Q优点：电路简单，构成各种高性能触发器的基础.缺点：（1）触发器的状态受输入信号直接控制.（2）时状态不定.触发器在外加信号作用下，状态发生了转换，称为“翻转”.外加的信号称为“触发脉冲”.RD、SD上加的非号“－”，表示负脉冲触发，即低电平有效；不加非号的，表示正脉冲触发，即高电平有效.0时S0,RDD当第六章触发器及时序逻辑电路触发器的基本特点：（1）触发器有两个互补的输出端与；QQ（2）触发器具有0和1两个稳定状态；（3）触发器具有触发翻转的功能；（4）触发器具有记忆能力.在外加信号作用下，状态发生的转换当时触发器的状态由前一时刻的端的信号所决定.因此一个触发器可以保存1位二进制数.1S1,RDDDDS、R第六章触发器及时序逻辑电路例6－1根据图8-2所给出的端的输入波形，画出基本RS触发器端的波形.设触发器的初始状态为“0”DDS和RQQ和图8-2DRDSQQ解：第六章触发器及时序逻辑电路2、同步RS触发器若多个触发器，同步动作，以取得系统的协调.用同步信号去控制，该同步信号称为时钟脉冲（1）电路组成与逻辑符号&&&&QQDRDSRSCP3G4G2G1G同步RS触发器的逻辑电路基本RS触发器控制门异步置0端异步置1端时钟脉冲第六章触发器及时序逻辑电路&&&&QQDRDSRSCP3G4G2G1G当CP=0时，G3、G4被封锁触发器保持原状态当CP=1时，G3、G4被打开接收信号（2）逻辑功能触发器的状态不受输入信号的影响.同步RS触发器逻辑电路同步RS触发器与基本RS触发器的主要区别：同步RS触发器状态的变化与时钟脉冲同步第六章触发器及时序逻辑电路输入输出功能CPRS0××0101保持1010111置11100100置01000101保持11101××不定nQ1Qn真值表优点：CP=1期间接收信号缺点：CP=1期间，R、S仍直接控制着QQ和第六章触发器及时序逻辑电路例6-2根据图8-5所给出的时钟脉冲CP和R、S端的输入波形，画出同步RS触发器端的波形.设触发器的初始状态为“0”.QQ和CPRS123QQ图8-5解：第六章触发器及时序逻辑电路二、其他类型触发器当CP脉冲的高电平较宽时，触发器的状态就不是每输入一CP脉冲翻转一次，出现所谓的“空翻”现象.边沿触发器的特点：在时钟脉冲CP的上升沿或下降沿的瞬间触发，触发器的新状态取决于该时刻输入信号的状态，而其他时刻触发器均保持原状态不变.边沿触发器的分类：JK触发器、D触发器、T触发器.同步RS触发器存在的问题：触决“（1）空翻；（2）R=1，S=1时不定”两个问题的办法：采用主从触发器、维持阻塞触发器和边沿触发器等，重点介绍边沿触发器采用JK触发器、T触发器和D触发器等第六章触发器及时序逻辑电路R1JC11KSQQDRDSJKCP（1）逻辑符号1、JK触发器Ｊ、Ｋ：输入端：异步置０、置１端（不受CP限制）QQ、：输出端CP：时钟控制输入端上升沿触发下降沿触发DDS和R逻辑符号第六章触发器及时序逻辑电路（2）逻辑功能计数nnnQKQJQ1特征方程：输入输出JK0001010111nQnQ1Qn真值表保持具有置0、置1、保持和计数功能第六章触发器及时序逻辑电路例6-3根据图8-7所给出的时钟脉冲CP和J、K端的输入波形，画出CP下降沿触发的JK触发器的Q端的波形.设触发器的初始状态为“0”.CPJK123Q456图8-7解：第六章触发器及时序逻辑电路DRDSDCP1DCRSQQ2、D触发器逻辑符号真值表输入输出DQn+10011特征方程：Qn+1=DD触发器具有置0和置1功能第六章触发器及时序逻辑电路例6-4根据图8-8所给出的时钟脉冲CP和D端的输入波形，画出CP上升沿触发的D触发器的Q端的波形.设触发器的初始状态为“0”.CPD123Q4图8-8解：第六章触发器及时序逻辑电路TCP1TCQQ3、T触发器逻辑符号真值表输入输出TQn+10Qn1Qn特征方程：nnnnQTQTQTQ1T触发器具有保持和翻转的功能第六章触发器及时序逻辑电路例6-5根据图8-9所给出的时钟脉冲CP和T端的输入波形，画出CP下降沿触发的T触发器的端的波形.设触发器的初始状态为“0”.QQ和解：12345CPTQQ图8-9第六章触发器及时序逻辑电路真值表KJQn+100Qn10001111Q真值表TQn+10Qn1nQQTCJKQ由JK触发器构成T触发器把JK触发器中的J和K端并在一起作为T端，构成T触发器第六章触发器及时序逻辑电路JK触发器的J端通过反相器接K端形成D触发器真值表DQn+10011特征方程：Qn+1=D由JK触发器构成的D触发器第六章触发器及时序逻辑电路三、集成触发器集成触发器有TTL型和CMOS型两种141312111098123456774HC74DR11D1CPDS11QQ1GNDQ22Q2CP2DDR2CCUDS2边沿D触发器74HC74的外引脚返回章目录第六章触发器及时序逻辑电路时序逻辑电路的特点：任一时刻电路的输出状态不仅取决于该时刻的输入信号，而且与前一时刻电路的状态有关.时序逻辑电路的分类：寄存器、计数器.一、寄存器用来暂时存放数据的逻辑部件，由触发器和门电路组成.具有接收数据、存放数据和输出数据的功能.分类：数码寄存器和移位寄存器.§6-2常用的时序逻辑电路一个触发器就是最简单的寄存器，它能存放1位二进制代码.k个触发器能够存放k位二进制代码.定义：功能：第六章触发器及时序逻辑电路1.掌握寄存器、计数器的功能和常见类型.2.能识读常用寄存器、计数器集成电路的引脚.第六章触发器及时序逻辑电路1、数码寄存器QQQQ0Q1Q2Q3QRRRRCCCC1D1D1D1D0D1D2D3DCPDR4位数码寄存器的逻辑电路图（1）清零（2）接收数码0RDCP下降沿到来时，接收各触发器D端的信号.并行输入，并行输出.10111011第六章触发器及时序逻辑电路2、移位寄存器0DCPDRQ0QRC1DQ1QRC1DQ2QRC1DQ3QRC1D串行输入串行输出FF0FF1FF2FF34位左移寄存器的逻辑电路图（1）单向移位寄存器定义：在移位脉冲作用下，所存数码只能向一个方向（左或右）移动的寄存器.（1）清零（2）输入数据1100第1位移位脉冲到来时第2位移位脉冲到来时110第3个脉冲到来时11111第4个脉冲到来时10例如输入101100000第六章触发器及时序逻辑电路输入输出移位过程CPD0Q3Q2Q1Q00×0000清零110001左移一位200010左移两位310101左移三位411011左移四位4位左移寄存器的状态真值表第六章触发器及时序逻辑电路（2）双向移位寄存器定义：同时具有左移与右移功能的寄存器双向移位寄存器74LS194的引脚图1413121110981234567CT74LS194CRSRD0D3DSLDGND0MCP2Q1Q0QCCU3Q15161M2D1D工作方式控制端清零端并行数据输入端并行数据输出端右移串行数据输入端左移串行数据输入端脉冲输入端第六章触发器及时序逻辑电路集成双向移位寄存器74LS194的功能真值表清零端控制端时钟脉冲端功能M1M00×××清零：Qi全为“0”100×保持：101上升沿串行输入、右移：110上升沿串行输入、左移：111上升沿并行输入：niniQQ1niniQQ,QD113SRniniQQ,QD110SLiiDQ第六章触发器及时序逻辑电路二、计数器定义：用来统计脉冲的个数，还可用来定时、分频或者进行数据运算.1、计数器的分类计数器二进制十进制N进制按计数器数字的增减为加减可逆按CP脉冲引入的方式分异步同步按计数器数字的增减为加减可逆按CP脉冲引入的方式分异步同步第六章触发器及时序逻辑电路2、异步计数器（1）异步二进制计数器DRCPQ0QRC1J1KQ1QRC1J1KQ2QRC1J1K异步三位二进制加法计数器逻辑电路图01001111100100010000111100000J、K均悬空，各触发器处于“计数”状态CP0=CPCP1=Q0CP2=Q1当低位触发器的状态从1变为0时，高一位触发器就翻转第六章触发器及时序逻辑电路计数脉冲原状态新状态脉冲有无下降沿00000001000001有2001010有有3010011有4011100有有有5100101有6101110有有7110111有8111000有有有n2Qn1Qn0Q10Qn11Qn12QnCP1CP2CP0CP异步三位二进制加法计数器的状态真值表第六章触发器及时序逻辑电路CP12345678Q0Q1Q2异步三位二进制加法计数器时序图第六章触发器及时序逻辑电路DRCPQ0QRC1JK1Q1QRC1J1KQ2QRCJ11KQQQ异步三位二进制减法计数器逻辑电路图计数脉冲计数状态计数脉冲计数状态000051011001611020107111301180004100异步三位二进制加法计数器的状态真值表2Q1Q0QCP0Q1Q2QCP第六章触发器及时序逻辑电路（2）异步十进制加法计数器DRCPQ0QRC1J1KQ1QRC1J1KQ2QRC1J1KQ3QRC1J1KQ异步十进制加法计数器逻辑电路图第六章触发器及时序逻辑电路计数脉冲原状态新状态进位输出C0000000010100010010020010001103001101000401000101050101011006011001110701111000081000100109000100001n2Qn1Qn0Q10Qn11Qn12QnCPn3Q13Qn