基于FPGA的32位循环型除法器设计

龙源期刊网位循环型除法器设计作者：李文彬陈金鹰王惟洁任小强来源：《物联网技术》2014年第11期摘要：借助于硬件描述语言VerilogHDL语言和FPGA，提出了一种32位循环型除法器的实现方法。该除法器通过改善程序结构，优化了时序，提高了除法运算速度，克服了传统除法器“吃时钟”的弊端。且该除法器的移位、相减和比较操作都在一个程序下完成，无需模块划分，节约逻辑资源。该设计并顺利通过QuartusII编译、综合和仿真工具Modelsim的仿真，达到了预期的结果。关键词：VerilogHDL；FPGA；循环；除法器中图分类号：TP393文献标志码：A文章编号：2095-1302（2014）11-00-020引言在数据处理过程中，除法是经常用但也是最复杂的四则运算。特别是针对含有除法器的FPGA设计中，除法器的运算速度，运算精度和占用逻辑资源大小对系统的整体性能具有很大影响[1]。现有的EDA软件提供的除法模块时钟消耗多，占有逻辑资源量大，且除数受限，只能是2的次幂。因此，设计一种由VerilogHDL[2]编写的可综合的，可以是任意除数的，运算速度快，逻辑资源占用量小[3，4]的除法器在FPGA数据处理中就显得尤为必要。1循环型除法器原理与设计循环性除法器也叫位操作除法器，主要通过移位、相减和比较三种操作实现求商和得余[5]。无论是乘法器还是除法器都有操作空间，典型的循环型除法器又可分为操作空间可恢复性和不可恢复性，这里采用易于控制，逻辑清晰的操作空间不可恢复型算法。在上述所采用算法中，首先保证被除数为正值，若为负值，则对被除数正值化，然后进行相应的移位、减法和比较操作，最后再对结果进行调整。具体实现过程如下：假设除数和被除数都是N位，那么操作空间P的位宽就是2*N，其中P[N-1：0]用来填充被除数，P[2*N-1：N-1]是用来与除数进行递减操作。此外，为了保证运算结果正确性，还要考虑同步操作，P[2*N-1：N-1]和除数的递减操作应该发生在别的空间，此处命名为D空间，D空间具有和P空间同样的位宽。同时，为了方便递减操作，我们建立位宽为33位的S空间寄存除数的负值补码形式。首先D空间被赋予“P+{S，（N-1）’b0}”的值，根据“P[2*N-1：N-1]+S”的结果判断D空间的最高位“D[2*N-1]”，也就是符号位，是逻辑1还是逻辑0。如果是“D[2*N-1]”是逻辑1那就表示P[2*N-1：N-1]的值小于除数，P空间左移一位补0；如果是“D[2*N-1]”是逻辑0则表示P[2*N-1：N-1]的值大于除数，P空间被赋予D空间的值，并且左移一位补1。程序具体流程图如下图1所示：龙源期刊网程序设计和仿真传统除法器是将被除数当做被减数，除数当做减数，然后被除数递减与除数，每一次递减，商数相应递增，直到被除数小于除数为止，此时剩下的数就是余数，输出的结果再根据除数与被除数的正负关系进行调整。虽然传统除法器的设计与实现简单，但当被除数与除数相差比较大的时候，它消耗时钟比较严重的弊端就会显露出来，影响除法器运算速度，占用逻辑资源也比较多，进而影响系统的整体性能。本循环型除法器的程序设计整体基于状态机思想，所有操作都在一个always进程内完成，灵活把握“时间点”概念，准确实现32位数的除法运算。程序中，针对“D=P+{S，32’b0}”语句，在always语句块内巧妙运用阻塞赋值方式，造成一个区别于同进程内非阻塞赋值的时间停止空间。在这个停止空间中，D可立即获得“P+{S，32’b0}”的操作值，不用等到下一个状态。此赋值方式也是减少时钟消耗和得到正确除法结果的重要保证。还有一点就是寄存除数负值补码形式的S空间的建立，它运用的思想是“小空间向大空间转换”和对除数的绝对负值化，方便递减操作。生成系统模块图如图2所示，其中clk为系统时钟信号，rst为复位信号，start_flag为除法器启动信号，dividend[31..0]为被除数，divisor[31..0]为除数，done_flag为除法器完成信号，quotient[31..0]为除法运算所得商数，reminder[31..0]为除法运算所得余数。图2系统模块图本除法器设计基于Altera的CycloneII系列的EP2C8Q208C8芯片，表1所示为经QuartusII软件编译、综合及布局布线后所显示的传统型和循环型除法器逻辑资源占用情况对比。由表可知，传统型除法器实现组合逻辑和时序逻辑总的逻辑单元数为399个，而循环型除法器需要357个，比传统型除法器减少了42个，有效降低了逻辑资源占用量，这对某些应用到除法器且占用逻辑资源比较多的FPGA大型设计而言，在内部资源优化上，具有很大优势。表1逻辑资源占用表除法器类型总逻辑单元（LE）数实现组合逻辑所需LE数实现时序逻辑所需LE数传统型8256299100循环性8256252105龙源期刊网中的仿真效果图，其中SQ_D[63..0]为在仿真中便于观察的D空间，SQ_P[63..0]为在仿真中便于观察的P操作空间。由两图比较及分析可知，循环性除法器完成除法运算具有固定的时钟消耗，不会因被除数和除数的变化而变化。当系统时钟频率设定为50MHz时，循环性除法器最高工作频率能达到117.41MHz，完成一次除法运算只需要0.68ns；传统型除法器最高工作频率为89.3MHz，而针对相同的被除数（这里以1222为例）和除数（这里除数以5为例），完成一次除法运算需要4.937ns，循环型除法器使除法的运算速度提高了6倍。因此针对传统除法器因被除数与除数相差比较大，而“吃时钟”的现象，循环型除法器很好的克服了这个弊端，提高了除法运算整体的运算速度。图332位循环型除法器仿真效果图图4传统型除法器仿真效果图3结语本文VerilogHDL硬件描述语言和FPGA相关开发工具，完成了32位循环性除法器的设计。从QuartusII编译、综合报告及Modelsim仿真效果图可知，此除法器实际所得结果与预期的理论结果值相吻合，且该除法器继承了FPGA设计中的灵活性和便于移植性，如果应用于实际系统的设计，对系统整体性能会有较明显的提升。参考文献[1]蔡慜.除法器设计与面积优化[J].现代电子技术，2007，30（26）：171-173.[2]夏宇闻.Verilog数字系统设计教程[M].北京：北京航空航天大学出版社，2008.[3]张静亚.FPGA系统设计中资源分配的分析和研究[J].信息化研究，2009，35（3）：37-39.[4]邢立东.基于FPGA的低功耗高速除法器设计[J].电子世界，2014（6）：56.[5]姚茂群，叶汉能，张立彬.基于FPGA的除法器设计[J].杭州师范大学学报（自然科学版），2010，9（6）：478-480.