数电第五章-触发器

第五章触发器内容介绍本章介绍构成时序逻辑电路的最基本部件－双稳态触发器，重点介绍各触发器的结构、工作原理、动作特点，以及触发器从功能上的分类及相互间的转换。首先从组成各类触发器的基本部分－SR锁存器入手，介绍触发器的结构、逻辑功能、动作特点，在基础上介绍JK触发器、D触发器、T触发器等，给出触发器的描述方程。本章重点是各触发器的功能表、逻辑符号、触发电平、状态方程的描述等。5.1概述触发器：对在触发信号作用下能够存储1位二值信号的基本单元电路一、用于记忆1位二进制信号1.有两个能自行保持的状态2.在触发信号操作下，可按输入信号的不同置成0或1二、分类1.按触发方式（电平，脉冲，边沿）2.按逻辑功能（RS,JK,D,T）3.按存储数据原理（静态触发器，动态触发器）在不同的触发方式下，当触发信号到达时，触发器的状态转换过程具有不同的动作特点，在使用触发器时应注意。静态触发器靠电路状态的自锁存储数据，而动态触发器通过栅极输入电容上存储电荷来存储数据。Flip-Flop5.2SR锁存器SR锁存器（又叫基本RS触发器）是各种触发器构成的基本部件，也是最简单的一种触发器。它的输入信号直接作用在触发器，无需触发信号一、电路结构与工作原理1.由或非门构成：其电路及图形符号如图所示。0的约束条件。R循S所以正常工作下，应遵不定*后，Q的“1”信号同时消失和QSDDDD0000001110011011010001101100①1110①*QQRSDD①工作原理当SD=1、RD=0时，Q=1、Q′=0，即便SD=1信号消失（即SD回到0）,电路的1状态依然不变；当SD=0、RD=1时，Q=0、Q′=1，即便RD=1信号消失（即RD回到0）,电路0状态依然不变；当SD=RD=0时，电路维持原状态不变;当SD=RD=1时，Q=Q′=0(非法状态)，且当SD和RD同时回到0时,次态不定;应遵守SDRD=0的约束条件特性表:含状态变量的真值表000100011011Q*说明储存置0(复位）置1(置位）禁态（不定态）SDRDQ表5.2.1①（保持）2.与非门构成的触发器：00010011111Q*说明储存置0(复位）置1(置位）禁态（不定态）SDRDQ表5.2.2①1DDSR约束条件在任何时刻，输入都能直接改变输出的状态。例：3.动作特点在任何时刻，输入都能直接改变输出的状态。例：3.动作特点在任何时刻，输入都能直接改变输出的状态。例：3.动作特点在任何时刻，输入都能直接改变输出的状态。例：3.动作特点在任何时刻，输入都能直接改变输出的状态。例：3.动作特点在任何时刻，输入都能直接改变输出的状态。例：3.动作特点在任何时刻，输入都能直接改变输出的状态。例：3.动作特点在任何时刻，输入都能直接改变输出的状态。例：3.动作特点10同为同时为和QQRSDD,在任何时刻，输入都能直接改变输出的状态。例：3.动作特点5.3电平触发的触发器在数字系统中，常常要求某些触发器在同一时刻动作，这就要求有一个同步信号来控制，这个控制信号叫做时钟信号（Clock），简称时钟，用CLK表示。这种受时钟控制的触发器统称为时钟触发器。一、电路结构与工作原理电平触发SR触发器（同步SR触发器）基本SR锁存器输入控制门只有在CLK＝1时，SR才能起作用功能表00XX011XX01100110011011*1111*01101110011110110010001CLKSRQ*Q在某些应用场合，有时需要在时钟CLK到来之前，先将触发器预置成制定状态，故实际的同步SR触发器设置了异步置位端和异步复位端DSDR小圆圈表示低电平有效无小圆圈表示高电平控制不用设置初态时1DDSR仅当CLK为有效电平时，输入信号才能起作用二、动作特点仅当CLK为有效电平时，输入信号才能起作用二、动作特点仅当CLK为有效电平时，输入信号才能起作用二、动作特点仅当CLK为有效电平时，输入信号才能起作用二、动作特点仅当CLK为有效电平时，输入信号才能起作用二、动作特点仅当CLK为有效电平时，输入信号才能起作用二、动作特点仅当CLK为有效电平时，输入信号才能起作用二、动作特点仅当CLK为有效电平时，输入信号才能起作用二、动作特点仅当CLK为有效电平时，输入信号才能起作用二、动作特点仅当CLK为有效电平时，输入信号才能起作用在CLK有效的全部时间里，S和R的变化都将引起输出状态的变化，降低了触发器的抗干扰能力。二、动作特点这种在CLK由“0”到“1”整个正脉冲期间触发器动作的控制方式称为电平触发方式变化多次翻转、可能随和期间，在RSQQCLK1为了适应单端输入信号的需要，有时将S通过反相器接到R上，构成了电平触发的D触发器（D锁存器）1DQQC1CLKD图5.3.6D触发器的图形符号0XX000XX1110000100111100111011101001011011101*11111**QQRSCLKD11000×Q100111CLKD*Q在CLK的有效电平期间输出状态也始终跟随输入状态变化作业:P248:5.1;5.4;5.4脉冲触发的触发器为了避免多次翻转，提高触发器工作的可靠性，希望在每个CLK期间输出端的状态只改变一次，则在电平触发的触发器的基础上设计出脉冲触发的触发器。一、电路结构与工作原理1.脉冲触发的SR触发器（主从SR触发器）（Master－SlaveSRFlip－Flop）：由G5～G8构成主触发器，由G1～G4构成从触发器，它们通过时钟连在一起，CLK从＝CLK工作原理:①在CLK＝1时，主触发器按S、R变化，而从触发器保持状态不变；②在CLK由10（下降沿），主触发器保持，从触发器按主触发器的状态翻转，故在CLK的一个周期内，触发器的输出状态之可能改变一次主从SR触发器的特性表，和电平触发的SR触发器相同，只是CLK作用的时间不同S00000111100000001111111100R0111QQ*1*1*说明储存置0(复位）置1(置位）不定态CLK××××保持原态Q表示延迟输出例5.4.1主从型SR触发器输入信号波形，试画出输出端Q和Q的波形，设初态为“0”。解：其输出波形如图所示000SRCLKttt图5.4.3例5.4.1的输入波形tQ0t0Q图5.4.4例5.4.1的输出波形克服了同步RS触发器，CLK＝1期间多次翻转的问题，但在，仍存在不定态，输入信号仍遵守SR＝0.2.主从JK触发器：为了解除约束：S＝R＝1时，Q也合法，则将输出端Q和Q反馈到输入端，这种触发器称为JK触发器。1,1,01,110,1)1(**“从”后“主”置为“主”保持时，则若clkQQclkKJ0,0,00,111,0)2(**“从”后“主”保持“主”复位时，则若clkQQclkKJ“从”保持后“主”保持时，则若,0110)3(**clkQQclkKJ)(,1,00,111)4(***QclkQQclkKJ“从”后则“主”置若则“主”置若时，则若翻转(5)功能表S00000111100000001111111100R0111QQ*1*1*说明储存置0(复位）置1(置位）不定态CLK××××保持原态QJ00000111100000001111111100K0111QQ*说明储存置0(复位）置1(置位）CLK××××保持原态Q10Q计数保持翻转注：在有些集成触发器中，输入端J和K不止一个，这些输入端是与的关系。1J1KC1J1CLKK1QQ＆＆J2K2图5.4.6多输入端的JK触发器二、脉冲触发方式的动作特点输出状态只能改变一次转“从”按“主”状态翻到达后,2)clk“从”保持“主”接收信号,1时,1)clk1.分两步动作：信号进入主触发器1的只允许K1时,Q信号进入主触发器1的只允许J0时,Q。*确定Q最后的状态，才能正确Q前变化时，要找出clk1期间里，若输入发生在clk“主”只能翻转一次1期间,k但对主从JK，在cl控制作用输入信号对“主”都起1期间，故在clk由于“主”为同步SR2.对于主从SR,JKQ’主从SRQQQ’CLK5.5边沿触发的触发器由于JK触发器存在一次变化问题，所以抗干扰能力差。为了提高触发器工作的可靠性，希望触发器的次态（新态）仅决定于CLK的下降沿（或上升沿）到达时刻的输入信号的状态，与CLK的其它时刻的信号无关，这样出现了各种边沿触发器。用CMOS传输门的边沿触发器维持阻塞触发器用门电路tpd的边沿触发器一、电路结构和工作原理1、用两个电平触发D触发器组成的边沿触发器FF1和FF2都是电平触发的D触发器，也是通过时钟相连工作原理：①当CLK＝0，触发器状态不变，FF1输出状态与D相同；010101②当CLK＝1，即，触发器FF1状态与前沿到来之前的D状态相同并保持（因为CLK1＝0）。与此同时，FF2输出Q的状态被置成前沿到来之前的D的状态，而与其它时刻D的状态无关。利用CMOS传输门的边沿触发器（实际电路结构）反馈通路接通，自锁保持通断，而变化随着断通，时，,,0)1(4321QTGTGDQDQTGTGclk反馈不通断通，“主”保持此前的状态通断，后，,)2(4321QQTGTGDTGTGclk后，输出才能变化。直到下个反馈通路接通保持通断，接收新的输入断通，clkQTGTGDQTGTGclk,,)3(4321列出真值表)4(XXX0X01X1*QQDCLKQ后输入信号的状态无关、输入的状态，而与此前仅取决于上升沿到达时*Q升沿（或下降沿），变化发生在clk的上*Q二、动作特点（5）为了实现异步置位和复位功能，则引入了SD和RD置位端和复位端例5.5.1试画出图5.5.4(a)所示电路的Q1和Q2的波形。设各触发器初态为01DQQC1CLK1DQC1RDAQ1图5.5.4例5.5.1的电路及波形(a)电路CLK0tA0tQ20tQ10t(b）波形Q2Q边沿触发器也有JK触发器，它是在CLK的下降沿动作的。J00000111100000001111111100K0111QQ*说明储存置0(复位）置1(置位）CLK××××保持原态Q10Q计数QQC1CLK1JR＆SSDRD＆J1J2K1K2(a)逻辑符号（b）功能表图5.5.6下降沿触发的边沿JK触发器的逻辑符号和功能表保持翻转在时钟控制的触发器中，由于输入方式不同（单端，双端输入）、次态（）随输入变化的规则不同逻辑功能：与输入及在CLK作用后稳态之间的关系按逻辑功能的不同划分,有RS,JK,D,T,T’等触发器*Q*QQ5.6触发器的逻辑功能及其描述方法5.6.1触发器按逻辑功能的分类（时钟触发器）一、RS触发器1.定义：凡在时钟信号作用下，具有如表5.6.1的功能的触发器称为SR触发器S00000111100000001111111100R0111QQ*1*1*表5.6.12.约束条件0SR3.特性方程：由特性表和约束条件画出输出端Q*的卡诺图为QR0100001111S100011××则可写出触发器输出端的方程为0*SRQRSQ特性方程QR0100001111S100011××4.状态转换图：将触发器的特性表用图形方式表现出来S00000111100000001111111100R0111QQ*1*1*5.逻辑符号图触发器在时钟脉冲的下降沿动作主从结构1.定义QKQJQ*.:特性方程2状态转换图.300000011100110110100011011011110*QQKJ符号.4二、JK触发器（以主从结构为例）三、T触发器1.定义：凡在时钟信号作用下，具有如右特性表所示功能的触发器000011101110*QQTQTQTQ*:特性方程2.状态转换图3.符号4.（以边沿触发器为例）四、D触发器1.定义：凡在