时序约束与时序分析

时序约束与时序分析设计中常用的约束设计中常用的约束（Assignments或Constraints）主要分为3类：时序约束：主要用于规范设计的时序行为，表达设计者期望满足的时序条件，指导综合和布局布线阶段的优化算法等。区域与位置约束：主要用于指定芯片I/O引脚位置以及指导实现工具在芯片特定的物理区域进行布局布线。其他约束：泛指目标芯片型号、接口位置，电气特性等约束属性。时序约束的主要作用提高设计的工作频率通过附加时序约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。获得正确的时序分析报告QuartusII的静态时序分析（STA）工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入时序约束，以便STA工具能输出正确的时序分析结果。静态时序分析与动态时序仿真的区别动态时序仿真是针对给定的仿真输入信号波形，模拟设计在器件实际工作时的功能和延时情况，给出相应的仿真输出信号波形。它主要用于验证设计在器件实际延时情况下的逻辑功能。由动态时序仿真报告无法得到设计的各项时序性能指标，如最高时钟频率等。静态时序分析则是通过分析每个时序路径的延时，计算出设计的各项时序性能指标，如最高时钟频率、建立保持时间等，发现时序违规。它仅仅聚焦于时序性能的分析，并不涉及设计的逻辑功能，逻辑功能验证仍需通过仿真或其他手段（如形式验证等）进行。静态时序分析是最常用的分析、调试时序性能的方法和工具。QuartusII中的时序分析报告Timinganalyzer：Timinganalyzersettings：时序分析设置，包括目标器件、时序分析报告中报告的内容、时序约束。Timinganalyzersummary：时序分析概要Clocksetup：时间建立关系tsu：输入建立时间th：输入保持时间tco：时钟到输出延时tpd：管脚到管脚延时Minimumtpd&tco：最小tpd&tco设计中常用的时序概念时钟偏斜周期与最高频率建立时间保持时间时钟到输出延时管脚到管脚延时Slack时钟偏斜时钟偏斜：指一个同源时钟到达两个不同的寄存器时钟端的时间差别。clockskew：Thedifferenceinthearrivaltimeofaclocksignalattwodifferentregisters,whichcanbecausedbypathlengthdifferencesbetweentwoclockpaths,orbyusinggatedorrippledclocks.Clockskewisthemostcommoncauseofinternalholdviolations.最小时钟周期与最高时钟频率最小时钟周期：tCLK=Microtco+tLOGIC+tNET+MicrotSU－tCLK_SKEWtCLK_SKEW=tCD2－tCD1最高时钟频率：fmax=1/tCLK同步电路数据传输模型Tips同步系统的运行速度即同步时钟的速度。同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间处理的数据量就愈大。setupslack=(setuprelationship)-(maximumclockpintosourceregisterdelay+tCOofsourceregister+register-to-registerdelay+tSUofdestinationregister-minimumclockpintodestinationregisterdelay)建立时间建立时间：在触发器的时钟信号有效沿到来以前，数据和使能信号必须保持稳定不变的最小时间。如果建立时间不够，数据将不能在该时钟沿被正确打入触发器。tSU=DataDelay+MicrotSU－ClockDelayTipstSU(clocksetuptime):Thelengthoftimeforwhichdatathatfeedsaregisterviaitsdataorenableinput(s)mustbepresentataninputpinbeforetheclocksignalthatclockstheregisterisassertedattheclockpin.tSU=pintoregisterdelay+microsetupdelay-clocktodestinationregisterdelaytSUslack=requiredtsu-actualtsu保持时间保持时间：在触发器的时钟信号有效沿到来以后，数据和使能信号必须保持稳定不变的最小时间。如果保持时间不够，数据同样不能被正确打入触发器。tH=ClockDelay–DataDelay+MicrotHTipstH(clockholdtime):Theminimumlengthoftimeforwhichdatathatfeedsaregisterviaitsdataorenableinput(s)mustberetainedataninputpinaftertheclocksignalthatclockstheregisterisassertedattheclockpin.tH=clocktodestinationregisterdelay+microholddelayofdestinationregister-pintoregisterdelayminimumtHslack=requiredth-actualth时钟到输出延时时钟到输出延时：从时钟信号有效沿到数据有效的时间间隔。tCO=ClockDelay+MicrotCO+DataDelayTipstCO(Clocktooutputdelay):Themaximumtimerequiredtoobtainavalidoutputatanoutputpinthatisfedbyaregisterafteraclocksignaltransitiononaninputpinthatclockstheregister.Thistimealwaysrepresentsanexternalpin-to-pindelay.tCO=clocktosourceregisterdelay+microclocktooutputdelay+registertopindelaytCOslack=requiredtco-actualtco管脚到管脚延时管脚到管脚延时tPD：指信号从输入管脚进来，穿过纯组合逻辑，到达输出管脚的延迟。由于CPLD的布线矩阵长度固定，所以常用最大管脚到管脚延时标准CPLD的速度等级。tPD(pin-to-pindelay)：Thetimerequiredforasignalfromaninputpintopropagatethroughcombinationallogicandappearatanexternaloutputpin.IntheQuartus®IIsoftware,youcanspecifytherequiredtPDfortheentireprojectand/orforanyinputpin,outputpin,orbidirectionalpin.Youcanalsoassignapoint-to-pointtPDassignmenttospecifytherequireddelaybetweenaninputpinandaregister,aregisterandaregister,andaregisterandanoutputpin.SlackSlack用于表示设计是否满足时序：正的Slack表示满足时序（时序裕量），负的Slack表示不满足时序（时序的欠缺量）。Slack:Slackisthemarginbywhichatimingrequirementwasmetornotmet.Apositiveslackvalue,displayedinblack,indicatesthemarginbywhicharequirementwasmet.Anegativeslackvalue,displayedinred,indicatesthemarginbywhicharequirementwasnotmet.slack=requiredmaximumpoint-to-pointtime-actualmaximumpoint-to-pointtimeSlack:setupslackSetupSlack=SlackClockPeriod–（Microtco+DataDelay+MicrotSU）setupslack=(setuprelationship)-(maximumclockpintosourceregisterdelay+tCOofsourceregister+register-to-registerdelay+tSUofdestinationregister-minimumclockpintodestinationregisterdelay)Slack:holdslackHoldSlack=Microtco+DataDelay－MicrotH－（B－A）本章概要:时序约束与时序分析基础常用时序概念QuartusII中的时序分析报告设置时序约束全局时序约束个别时序约束全局时序约束与个别时序约束全局时序约束即指定工程范围内通用的全局性时序约束。个别时序约束即对特殊的结点、路径、分组、模块指定个别性的时序约束。个别时序约束的优先级高于全局时序约束。QuartusII中常用的设置时序约束的途径：【Assigments】/【TimingSettings】【Assigments】/【Wizards】/【TimingWizard】【Assigments】/【AssigmentEditor】指定全局时序约束时序驱动的编译全局时钟设置全局的I/O时序设置时序分析和报告选项时序向导时序驱动的编译全局时钟设置全局的I/O时序设置时序分析和报告选项时序分析和报告选项时序向导指定个别时序约束指定个别时钟要求个别时序约束输入最大最小延时输出最大最小延时反相时钟非时钟tCO要求（最大、最小）、tSU要求、tH要求、tPD要求剪除时序路径个别时序约束的对象单点点到点通配符时序组指定个别时钟要求时钟分类：独立时钟衍生时钟指定个别时钟要求独立时钟之间是非相关时钟，而独立时钟和其衍生时钟之间是相关时钟，缺省情况下，QuartusII不分析非相关时钟之间的路径。指定独立时钟要求时，须显式指定该时钟的Fmax和占空比。指定衍生时钟要求时，只需指定衍生时钟相对于产生该衍生时钟的独立时钟的相位差、分频或倍频比等参数。指定个别时钟要求指定个别时钟要求