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实现选项实验实现选项实验介绍全局时序约束已经被用于实验设计你可以利用缺省的软件选项来实现设计并且对约束下的设计性能进行评估然后你可以通过改变软件选项也称为进程属性来改进设计性能目标完成本实验后你将会••通过调整进程属性来改进设计性能利用约束编辑器中的I/O配置选项来改进设计性能过程你可以利用给定的约束文件(myucf.ucf)及缺省的软件选项来开始实现一个项目然后你可以通过调整进程属性和I/O配置选项来改进设计性能注意当使用Toolwire执行本实验时所有的软件程序文件以及项目都放在卷标U:\下面而不是C:\下面实现选项实验或verilog\FlowImpOpt.npl下的项目打开项目导航器依次选择开始菜单StartMenu→应用程序Programs→XilinxISE5→项目导航器ProjectNavigator选择文件File→打开项目OpenProject浏览到目录C:\training\fund\labs\impl_opt然后选择vhdl或verilog子目录双击FlowImpOpt.npl文件项目将会打开并且源文件将列于项目源文件窗口分析设计性能第二步打开布局布线后静态时序并回答本小节中的问题在当前源文件进程窗口点击靠近实现设计进程的+以展开该进程展开布局布线进程展开生成布局布线后静态时序报告进程双击布局布线后静态时序报告图10b-1.布局布线后静态时序报告实现选项实验多少路径约束是失败的时序错误的数目本实现的时序积分是多少欲退出时序分析器可以选择下列方法中的一种选择文件File→退出Exit,并点击出现的弹出式对话框中的Yes点击时序分析器窗口右上角的X并点击出现的弹出式对话框中的Yes提高布局布线尝试级别第三步既然设计不能满足时序约束首要尝试的事情之一是提高布局布线尝试级别提高布局布线尝试级别至最高并重新运行布局布线进程在当前源文件进程窗口右击布局布线Place&Route然后从菜单中选择属性Properties(图10b-2)图10b-2.当前源文件进程窗口在进程属性对话框中点击靠近布局布线尝试级别的方框一个箭头将出现在方框的右边指示着下拉的一系列选项实现选项实验点击该箭头并选择最高(图10b-3)图10b-3.进程属性点击OK.靠近布局布线进程将会出现绿色的对号指示该进程必须重新运行以更新设计分析设计性能第四步打开布局布线后静态时序报告并回答本小节中的问题在当前源文件进程窗口点击靠近实现设计进程的+以展开本进程展开布局布线进程展开生成布局布线后静态时序报告进程实现选项实验布局布线后静态时序报告?2.多少路径的约束是失败的时序错误的数目?本实现的时序积分是多少提高尝试级别有没有改进了实现结果?3.仍然没有满足时序约束的约束是哪个哪些路径没有满足该约束欲退出时序分析器可以选择下列方法中的一个选择文件File→退出Exit,并点击出现的弹出式对话框中的Yes点击时序分析器窗口右上角的X并点击出现的弹出式对话框中的Yes实现选项实验[0:7]上的转换速度至最快然后保存此变动并退出约束编辑器在当前源文件进程窗口展开用户约束图10b-5)图10b-5.打开约束编辑器打开约束编辑器展开用户约束行然后双击生成时序约束时序约束器将打开并读取本设计所提供的约束文件点击端口选项卡图10b-6)图10b-6.端口选项卡实现选项实验配置选项选择框.一些附加的列将出现在窗口的上部你也许需要将它们向右翻以便查看确定信号名称按照字母顺序排列如果不是点击端口名称方框以将这些信号名称按字母排序向下翻并点击rd_data0现在向下翻并在按住shift的同时点击rd_data7右击被选中的任意输出然后点击快/慢FAST/SLOW→快FAST.翻至快/慢FAST/SLOW列以验证所有的输出现在都被设置为快FAST转换速度(图10b-7)图10b-7.输出设置为快转换速度选择文件File→保存Save以保存文件选择文件File→退出Exit以退出约束编辑器实现选项实验).这将自动实现本设计图10b-8.点击布局布线后静态时序报告?4.设计满足所有的约束吗退出时序分析器退出项目导航器实现选项实验而不是选择快/慢FAST/SLOW如果你的输出有不同的负载电容利用Virtex-II数据手册中的公式来计算你的实际输出缓冲器时延以电容值的函数来计算TIOOPP小节实现选项实验个路径没有满足约束8个时序错误时序积分是2534Verilog:8个路径没有满足约束8个时序错误时序积分是32212.多少路径的约束是失败的时序错误的数目?本实现的时序积分是多少提高尝试级别有没有改进了实现结果VHDL:仍然有8个时序错误但是时序稍有改进新的时序积分是1856Verilog:时序错误改进了2个所以新的时序错误为8个时序积分很显著地改进了为16413.仍然没有满足时序约束的约束是哪个哪些路径没有满足该约束偏置输出约束仍然没有满足查看被报告的路径来自rd_data总线的路径是问题的一部分4.设计满足所有的约束吗VHDL和Verilog现在设计满足所有的约束时序错误是0而时序积分也是0