搜索
七段译码器设计一、实验目的1、掌握7段数码管的使用方法，学习数字编码的规则；2、进一步熟悉VerilogHDL语言设计方法。二、硬件、软件要求计算机、DE2-70开发板、QuartusII软件、电源适配器、下载电缆。三、实验内容及实验原理（一）实验原理：7段数码管的实物图和笔段名称如图1-2.27所示：图1-2.27段数码管实物及笔段名称图七段译码器的作用就是实现8421BCD码到七段码的转换。对应于共阴(阳)数码管，其真值表如表1-2.2所示：表1-2.2七段译码器真值表输入BCD码对应显示数字dpgfedcba（括号内为共阳编码）0000000111111(11000000)0001100000110(11111001)0010201011011(10100100)0011301001111(10110000)0100401100110(10011001)0101501101101(10010010)0110601111101(10000010)0111700000111(11111000)1000801111111(10000000)1001901100111(10011000)（二）实验内容：1、根据真值表，采用VerilogHDL语言自行设计七段译码器。2、设计完成后，下载至开发板上实现。（三）实验要求：1、采用VerilogHDL语言设计方法完成七段译码器设计，写出Verilog程序；2、对程序进行功能仿真，仿真无误后进行管脚分配（输入8421BCD码：SW0-SW3，输出七段码：HEX0_D[0]-HEX0_D[6]），编译后将编程文件下载到DE2-70开发板，进行功能验证，并观察实验结果。程序设计如下：moduledecoder7(data_in,data_out);input[3:0]data_in;output[7:0]data_out;reg[7:0]data_out;always@(data_in)begincase(data_in)4'b0000:data_out=8'b01000000;4'b0001:data_out=8'b01111001;4'b0010:data_out=8'b00100100;4'b0011:data_out=8'b00110000;4'b0100:data_out=8'b00011001;4'b0101:data_out=8'b00010010;4'b0110:data_out=8'b00000011;4'b0111:data_out=8'b01111000;4'b1000:data_out=8'b00000000;4'b1001:data_out=8'b00011000;default:data_out=8'b01111111;endcaseendendmodule