四位二进制课程设计

课程设计报告书课程名称集成电路CAD课程设计学院物联网工程专业微电子姓名赵山杉学号1030112132指导教师吴滨2015年12月题目内容(要求格式：小四宋体；字母数字Timesnewroman；行距1.25)设计一个4位二进制计数器。①计数范围从0000-1111，有低位进位输入和进位输出②有使能、异步复位功能③有同步置数功能具体要求(要求格式：小四宋体；字母数字Timesnewroman；行距1.25)①画出芯片管脚图②设计输入输出的电特性③用Verilog程序进行逻辑设计，要求画出程序流程图，并进行逻辑仿真④画出电路原理图，要求进行电路仿真⑤画出电路版图，并进行版图仿真实践过程及内容记录(要求格式：小四宋体；字母数字Timesnewroman；行距1.25，可根据内容长短插页)一、芯片管脚这种同步可预置四位二进计数器是由四个D型触发器和若干个门电路构成，内部有超前进位，具有计数、置数、禁止、直接（异步）清零等功能。对所有触发器同时加上时钟，使得当计数使能输入和内部门发出指令时输出变化彼此协调一致而实现同步工作。这种工作方式消除了非同步（脉冲时钟）计数器中常有的输出计数尖峰。缓冲时钟输入将在时钟输入上升沿触发四个触发器。这种计数器是可全编程的，即输出可预置到任何电平。当预置是同步时，在置数输入上将建立一低电平，禁止计数，并在下一个时钟之后不管使能输入是何电平，输出都与建立数据一致。清除是异步的（直接清零），不管时钟输入、置数输入、使能输入为何电平，清除输入端的低电平把所有四个触发器的输出直接置为低电平。CLR:清零端，低电平有效CLK:时钟A,B,C,D:四个输入端ENP:输入使能端GND:低电平VCC:高电平RCO:动态进位输出端QA,QB,QC,QD:四个输出端ENT:输出使能端LOAD:指数端，低电平有效有了超前进位电路后，无须另加门，即可级联出n位同步应用的计数器。它是借助于两个计数使能输入和一个动态进位输出来实现的。两个计数使能输入（ENP和ENT）计数时必须是高电平，且输入ENT必须正反馈，以便使能动态进位输出。因而被使能的动态进位输出将产生一个高电平输出脉冲，其宽度近似等于QA输出高电平。此高电平溢出进位脉冲可用来使能其后的各个串联级。使能ENP和ENT输入的跳变不受时钟输入的影响。电路有全独立的时钟电路。改变工作模式的控制输入（使能ENP、ENT或清零）纵使发生变化，直到时钟发生为止，都没有什么影响。计数器的功能（不管使能、不使能、置数或计数）完全由稳态建立时间和保持时间所要求的条件来决定。逻辑图典型清除、置数、计数和禁止时序二、输入输出电特性经过Hspice调试仿真符号参数名称最小典型最大VCC电源电压4.7555.25VIH输入高电平电压2.0VIL输入低电平电压0.8IOH输出高电平电流-400IOL输出低电平电流8fck时钟频率025tw脉冲宽度时钟25清零20数据20使能20tsu建立时间置数20置数无效态20清零20清零无效态25th保持时间3三、硬件描述1、程序流程图2、Verilog源程序modulecount4(CLR,LOAD,ENT,ENP,CLK,data_in,data_out,RCO);inputCLR,LOAD,ENP,ENT,CLK;input[3:0]data_in;output[3:0]data_out;outputRCO;reg[3:0]data_out;regRCO;always@(posedgeCLKornegedgeCLR)beginif(!CLR)begindata_out=4'b0000;RCO=0;endelseif(!LOAD)data_out=data_in;elsebegincase({ENP,ENT})2'b01:begindata_out=data_out;RCO=0;end2'b11:if(data_out==4'd15)begindata_out=0;RCO=1;endelsebegindata_out=data_out+1;RCO=0;enddefault:begindata_out=data_out;RCO=RCO;endendcaseendendendmodule3、逻辑仿真:四、电路原理图1、原理图截图门级原理图：晶体管级原理图：2、原理图仿真鉴于我的版图仿真打算用Hspice软件，所以这里的电路图仿真我就尝试用electronicsworkbench——EWB软件，在后面使用工具中我会简单介绍。下面是仿真截图：五、电路版图1、版图截图2、版图仿真六、工具介绍及选择理由在此次芯片设计所选用软件：、门级电路：因为Tanner中S-edit通常情况是用来画晶体管级电路图，如果要画门级电路，用ledit不是太方便，要先用矩形、三角形等图形符号自定义一个门电路，才能使用达到所需要目的。所以我才用以前电路实验课上用过的电路仿真软件，也就是electronicsworkbench。这个仿真工具里面有多种门电路以及简单的芯片，直接调用就可以使用。电子工作台（electronicsworkbench——EWB）软件是目前各种电子电路辅助分析与设计软件中最优秀的软件之一，它具有界面友好、操作简便、实用性强等优点，并具有模拟和数字电路的设计、分析和仿真能力。介绍一种基于EWB软件设计电路的新方法，它改变了传统的设计方法，并通过设计事例介绍了EWB在电子技术中的方法与技巧，说明了该软件是设计电子电路的有效工具。electronicsworkbench确实是一个操作简便，既可以实现电路设计又可以进行电路仿真的工具。所以我在电路图仿真中也用了这个软件。、晶体管级电路：本次设计采用了这学期来熟练掌握的S-edit软件。因为学习了版图这门课，所以对EDA的这些软件应用较多。而且S-edit软件中的晶体管种类十分丰富，而且操作起来也很简单。重要的是它能导出电路原理图的网表，该网表不仅能与版图工具S-edit所绘版图所导出的网表经过LVS软件匹配，以验证电路图原理图和版图是否一致，同样，它导出的网表可以直接应用于电路图的仿真，不论是模拟电路还是数字电路，这一应用都是极其方便的，为设计者提供了便捷。Tanner集成电路设计软件是由TannerResearch公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。、版图：这学期我们还接触了Microwind这款软件绘画版图，而且可以直接在版图上进行仿真，不过因为我的电脑里没有这个软件，所以我还是采用了L-edit。L-EditPro是TannerEDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-EditPro包含IC设计编辑器(LayoutEditor)、自动布线系统(StandardCellPlace&Route)、线上设计规则检查器（DRC）、组件特性提取器（DeviceExtractor）、设计布局与电路netlist的比较器(LVS)、CMOSLibrary、MarcoLibrary，这些模块组成了一个完整的IC设计与验证解决方案。L-EditPro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。最后的版图仿真，我也是从版图直接导出网表，然后加上vvddVddGND5vcpCPGNDPULSE(050n0.1n0.1n8n16n)vsSGND5vrRGNDPWL(0ns0V20ns0V20.1ns5V400ns5V）.tran1n400n.printtranv(D0)V(D1)V(D2)V(D3)V(CP)V(S)V(R).end进行版图的仿真④、电路仿真：本次应老师要求采用的是Hspice电路仿真软件，为了能提前验证自己设计的电路图是否正确，我已经在自己的电脑上安装了Hspice软件。利用S-edit软件所画的电路原理图，然后导出网表。实际上，版图和晶体管级的电路原理图用Tanner的LVS软件直接验证是否一致，那么他们导出的网表除了结点不同以外，其他都是一模一样的。⑤、Verilog仿真：这个逻辑仿真没有用ISE软件，而是用的QuartusII软件。QuartusII是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（AlteraHardware支持DescriptionLanguage）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。因为之前上VHDL的时候用的这个QuartusII软件，然后觉得环境很友好，而且写激励也非常方便直观，所以这次逻辑仿真也采用这个软件。成果简述及上交文档列表(要求格式：小四宋体；字母数字Timesnewroman；行距1.25)1、课程设计大报告一份（1030112132赵山杉.doc）2、电路图源文件一份（电路原理图.sdb）3、版图源文件一份（Layout1.tdb）4、Verilog源程序两份（cout4.v;JISHUQI.txt）指导教师意见及评定等级评分等级：指导教师（签名）：年月日