锁相环常见问题解答讲解

ADI官网下载了个资料，对于PLL学习和设计来说都非常实用的好资料，转发过来，希望对大家有帮助（原文链接）参考晶振有哪些要求？我该如何选择参考源？请详细解释一下控制时序，电平及要求？控制多片PLL芯片时，串行控制线是否可以复用？请简要介绍一下环路滤波器参数的设置？环路滤波器采用有源滤波器还是无源滤波器？PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？如何设置电荷泵的极性？锁定指示电路如何设计？PLL对射频输入信号有什么要求？PLL芯片对电源的要求有哪些？内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？锁相环输出的谐波？锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？为何我测出的相位噪声性能低于ADISimPLL仿真预期值？锁相环锁定时间取决于哪些因素？如何加速锁定？为何我的锁相环在做高低温试验的时候，出现频率失锁？非跳频（单频）应用中，最高的鉴相频率有什么限制？频繁地开关锁相环芯片的电源会对锁相环有何影响？您能控制PLL芯片了么？，R分频和N分频配置好了么？您的晶振输出功率有多大？VCO的输出功率有多大？您的PFD鉴相极性是正还是负？您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO的控制电压有多大？您的PLL环路带宽和相位裕度有多大？评价PLL频率合成器噪声性能的依据是什么？小数分频的锁相环杂散的分布规律是什么？到底用小数分频好还是整数分频好？ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？分频–获得高精度时钟参考源？PLL，VCO闭环调制，短程无线发射芯片？PLL，VCO开环调制？时钟净化----时钟抖动（jitter）更小？时钟恢复（ClockRecovery）？问题：参考晶振有哪些要求？我该如何选择参考源？答案：波形：可以使正弦波，也可以为方波。功率：满足参考输入灵敏度的要求。稳定性：通常用TCXO，稳定性要求2ppm。这里给出几种参考的稳定性指标和相位噪声指标。名称频率范围（MHz）频率稳定度（ppm）相位噪声dBc/Hz@10kHz价格普通晶体振荡器SPXO1~100+/-10~+/-100低压控晶体振荡器VCXO1~60+/-1~+/-50温度补偿晶体振荡器TCXO1-60+/-0.1~+/-5压控振荡器VCO宽-110恒温控制晶体振荡器OCXO10~200.0005~0.01-150,-120@10Hz非常高频率范围：ADI提供的PLL产品也可以工作在低于最小的参考输入频率下，条件是输入信号的转换速率要满足给定的要求。例如，ADF4106的数据手册要求的最小参考输入信号REFIN为20MHz，功率最小为-5dBm，这相当于转换速率（slewrate）为22.6V/us，峰峰值为360mV的正弦波。具体计算如下：对正弦波Vp*sin(2*pi*f*t)而言，转换速率SlewRate=dv/dt|max=2*pi*f*Vp。那么我们来考察功率为-5dBm（50欧姆系统）（Vp=180mV）的信号，其峰峰值为360mV，其转换速率为SlewRate=dv/dt|max=2*pi*f*Vp=22.6V/us所以，只要REFIN功率满足要求，并且输入信号的转换速率高于22.6V/us，REFIN可以工作在低于20MHz的条件下。具体实现是，一个转换时间为146ns的3.3VCMOS输入可以很容易的满足该项要求。总的来说，用功率较大的方波信号作为参考可以使REFIN工作在低于数据手册上给出的最低频率限制。在PLL频率综合器的设计中，我们推荐使用温度补偿型晶振（TCXO）。在需要微调参考的情况下使用VCXO，需要注意VCXO灵敏度比较小，比如100Hz/V，所以设计环路滤波器的带宽不能很大（比如200Hz），否则构成滤波器的电容将会很大，而电阻会很小。普通有源晶振，由于其温度稳定性差，在高精度的频率设计中不推荐使用。问题：请详细解释一下控制时序，电平及要求？答案：ADI的所有锁相环产品控制接口均为三线串行控制接口。如图1所示。要注意的是：在ADI的PLL产品中，大多数的时序图如图7中上面的图所示，该图是错误的，正确的时序图如图7中下面的图所示，LE的上升沿应跟Clock的上升沿对齐，而非Clock的下降沿。图1PLL频率合成器的串行控制接口（3WireSerialInterface）控制接口由时钟CLOCK，数据DATA，加载使能LE构成。加载使能LE的下降沿提供起始串行数据的同步。串行数据先移位到PLL频率合成器的移位寄存器中，然后在LE的上升沿更新内部相应寄存器。注意到时序图中有两种LE的控制方法。SPI控制接口为3V/3.3VCMOS电平。另外，需要注意的是对PLL芯片的寄存器进行写操作时，需要按照一定的次序来写，具体请参照芯片资料中的描述。特别地，在对ADF4360的寄存器进行操作时，注意在写控制寄存器和N计数器间要有一定的延时。控制信号的产生，可以用MCU，DSP，或者FPGA。产生的时钟和数据一定要干净，过冲小。当用FPGA产生时，要避免竞争和冒险现象，防止产生毛刺。如果毛刺无法避免，可以在数据线和时钟线上并联一个10~47pF的电容，来吸收这些毛刺。问题：控制多片PLL芯片时，串行控制线是否可以复用？答案：一般地，控制PLL的信号包括：CE，LE，CLK，DATA。CLK和DATA信号可以共用，即占用2个MCU的IO口，用LE信号来控制对哪个PLL芯片进行操作。多个LE信号也可以共用一个MCU的IO口，这时需要用CE信号对芯片进行上电和下电的控制。问题：请简要介绍一下环路滤波器参数的设置？答案：ADISimPLLV3.0使应用工程师从繁杂的数学计算中解脱出来。我们只要输入设置环路滤波器的几个关键参数，ADISimPLL就可以自动计算出我们所需要的滤波器元器件的数值。这些参数包括，鉴相频率PFD，电荷泵电流Icp，环路带宽BW，相位裕度，VCO控制灵敏度Kv，滤波器的形式（有源还是无源，阶数）。计算出的结果往往不是我们在市面上能够买到的元器件数值，只要选择一个最接近元器件的就可以。通常环路的带宽设置为鉴相频率的1/10或者1/20。相位裕度设置为45度。滤波器优先选择无源滤波器。滤波器开环增益和闭环增益以及相位噪声图之间的关系。闭环增益的转折频率就是环路带宽。相位噪声图上，该点对应于相位噪声曲线的转折频率。如果设计的锁相环噪声太大，就会出现频谱分析仪上看到的转折频率大于所设定的环路带宽。问题：环路滤波器采用有源滤波器还是无源滤波器？答案：有源滤波器因为采用放大器而引入噪声，所以采用有源滤波器的PLL产生的频率的相位噪声性能会比采用无源滤波器的PLL输出差。因此在设计中我们尽量选用无源滤波器。其中三阶无源滤波器是最常用的一种结构。PLL频率合成器的电荷泵电压Vp一般取5V或者稍高，电荷泵电流通过环路滤波器积分后的最大控制电压低于Vp或者接近Vp。如果VCO/VCXO的控制电压在此范围之内，无源滤波器完全能够胜任。当VCO/VCXO的控制电压超出了Vp，或者非常接近Vp的时候，就需要用有源滤波器。在对环路误差信号进行滤波的同时，也提供一定的增益，从而调整VCO/VCXO控制电压到合适的范围。那么如何选择有源滤波器的放大器呢？这类应用主要关心一下的技术指标：低失调电压（LowOffsetVoltage）[通常小于500µV]低偏流（LowBiasCurrent）[通常小于50pA]如果是单电源供电，需要考虑使用轨到轨（Rail-to-Rail）输出型放大器。这里提供几种常见的PLL滤波器应用放大器的型号。AD711/2,AD797,AD820/2,AD8510/2,AD8605/6,AD8610/20,AD8651/2,OP162/262,OP184/284,OP249,OP27.问题：PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？答案：选择VCO时，尽量选择VCO的输出频率对应的控制电压在可用调谐电压范围的中点。选用低控制电压的VCO可以简化PLL设计。VCO的输出通过一个简单的电阻分配网络来完成功率分配。从VCO的输出看到电阻网络的阻抗为18+(18+50)//(18+50)=52ohm。形成与VCO的输出阻抗匹配。下图中ABC三点功率关系。B，C点的功率比A点小6dB。如图是ADF4360-7输出频率在850MHz~950MHz时的输出匹配电路，注意该例是匹配到50欧的负载。如果负载是75欧，那么匹配电路无需改动，ADF4360-7的输出级为电流源，负载值的小变动不会造成很大的影响，但要注意差分输出端的负载需相等。ADF4360-7输出匹配电路o喜爱显示0喜欢(0)o操作Re:非常实用、超详细的锁相环常见问题解答~小爬7262014-6-17下午3:04（回复小爬726）问题：如何设置电荷泵的极性？答案：在下列情况下，电荷泵的极性为正。o环路滤波器为无源滤波器，VCO的控制灵敏度为正（即，随着控制电压的升高，输出频率增大）。在下列情况下，电荷泵的极性为负。o环路滤波器为有源滤波器，并且放大环节为反相放大；VCO的控制灵敏度为正。o环路滤波器为无源滤波器，VCO的控制灵敏度为负。oPLL分频应用，滤波器为无源型。即参考信号直接RF反馈分频输入端，VCO反馈到参考输入的情况。问题：锁定指示电路如何设计？答案：PLL锁定指示分为模拟锁定指示和数字锁定指示两种鉴相器和电荷泵原理图数字锁定指示：当PFD的输入端连续检测到相位误差小于15ns的次数为3(5)次，那么PLL就会给出数字锁定指示。数字锁定指示的工作频率范围：通常为5kHz~50MHz。在更低的PFD频率上，漏电流会触发锁定指示电路；在更高的频率上，15ns的时间裕度不再适合。在数字锁定指示的工作频段范围之外，推荐使用模拟锁定指示。模拟锁定指示对电荷泵输入端的Up脉冲和Down脉冲进行异或处理后得出的脉冲串。所以当锁定时，锁定指示电路的输出为带窄负脉冲串的高电平信号。图为一个典型的模拟锁定指示输出（MUXOUT输出端单独加上拉电阻的情况）。模拟锁定指示的输出级为N沟道开漏结构，需要外接上拉电阻，通常为10KOhm~160kohm。我们可以通过一个积分电路（低通滤波器）得到一个平坦的高电平输出，如图所是的蓝色框电路。误锁定的一个条件：参考信号REFIN信号丢失。当REFIN信号与PLL频合器断开连接时，PLL显然会失锁；然而，ADF41xx系列的PLL，其数字锁定指示用REFIN时钟来检查是否锁定，如果PLL先前已经锁定，REFIN时钟突然丢失，PLL会继续显示锁定状态。解决方法是使用模拟锁定指示。当VCXO代替VCO时，PLL常常失锁的原因。以ADF4001为例说明。VCXO的输入阻抗通常较小（相对于VCO而言），大约为100kohm。这样VCXO需要的电流必须由PLL来提供。PFD=2MHz，Icp=1.25mA，Vtune=4V，VCXO输入阻抗=100kohm，VCXO控制口电流=4/100k=40uA。在PFD输入端，用于抵消VCXO的输入电流而需要的静态相位误差16ns15ns，所以，数字锁定指示为低电平。解决方法1，使用模拟锁定指示。解决方法2，使用更高的电荷泵电流来减小静态相位误差。增大环路滤波器电容，使放电变缓。问题：PLL对射频输入信号有什么要求？答案：频率指标：可以工作在低于最小的射频输入信号频率上，条件是RF信号的SlewRate满足要求。例如，ADF4106数据手册规定最小射频输入信号500MHz，功率为-10dBm，这相应于峰峰值为200mV，slewrate=314V/us。如果您的