EDA实习报告(二)

EDA技术实用教程实习作业1EDA技术实用教程实习报告（二）学院：机械与电子信息学院专业：机械设计制造及其自动化姓名：何昆健班级学号：072095—29指导教师：王院生2011年12月3日EDA技术实用教程实习作业2目录第五章习题............................................................3【题5—6】用三片74139组成一个5—24译码器............................32、5—24译码器的RTL图................................................................................33、5—24译码器的工作时序波形....................................................................4【题5—7】一位8421BCD码加法器电路...................................51、8421BCD码加法器顶层电路原理图...........................................................52、8421BCD码加法器RTL原理图...................................................................53、8421BCD码加法器工作时序波形...............................................................6【题4-8】7人表决电路................................................71、1位全加器的原理图....................................................................................72、1位全加器的RTL图....................................................................................73、1位全加器的工作时序仿真........................................................................84、表决器电路图...............................................................................................85、表决器RTL图...............................................................................................86、表决器工作时序仿真图...............................................................................9【题5—9】二进制序列01001011001的序列发生器......................101、序列发生器的电路原理图.........................................................................102、序列发生器的RTL图.................................................................................103、序列发生器的工作时序仿真图.................................................................10【题5—12】8位串入并出的转换电路...................................111、8位串入并出的转换电路电路图..............................................................112、8位串入并出的转换电路的RTL图..........................................................113、8位串入并出的转换电路的工作时序仿真图..........................................12第五章实验与设计.....................................................13【题5—1】用例化语句写出8位并行二进制全加器的顶层文件..............131、半加器h_adder..........................................................................................132、或门love...................................................................................................143、1位全加器..................................................................................................154、8位并行二进制全加器的顶层文件..........................................................17【题6—8】判断下面三个程序中是否有错误.............................20【题6—9】设计8位左移移位寄存器，给出时序仿真波形。................22第六章实验与设计.....................................................24【题6—4】32位并进/并出移位寄存器设计...............................24EDA技术实用教程实习作业3第五章Quartus2应用向导习题【题5—6】用三片74139组成一个5—24译码器解：1、5—24译码器顶层电路原理图图5—15—24译码器顶层电路原理图2、5—24译码器的RTL图图5—25—24译码器的RTL图EDA技术实用教程实习作业43、5—24译码器的工作时序波形图5—35—24译码器的工作时序波形EDA技术实用教程实习作业5【题5—7】用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数A，输出用S表示。解：1、8421BCD码加法器顶层电路原理图图5—48421BCD码加法器顶层电路原理图2、8421BCD码加法器RTL原理图图5—58421BCD码加法器RTL原理图EDA技术实用教程实习作业63、8421BCD码加法器工作时序波形图5—68421BCD码加法器工作时序波形EDA技术实用教程实习作业7【题4-8】设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。解：1、1位全加器的原理图图5—71位全加器的原理图2、1位全加器的RTL图图5—81位全加器的RTL图EDA技术实用教程实习作业83、1位全加器的工作时序仿真图5—91位全加器的工作时序仿真4、表决器电路图图5—10表决器电路图5、表决器RTL图图5—11表决器RTL图EDA技术实用教程实习作业96、表决器工作时序仿真图图5—12表决器工作时序仿真图EDA技术实用教程实习作业10【题5—9】设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。解：1、序列发生器的电路原理图图5—13序列发生器的电路原理图2、序列发生器的RTL图图5—14序列发生器的RTL图3、序列发生器的工作时序仿真图图5—15序列发生器的工作时序仿真图EDA技术实用教程实习作业11【题5—12】用74194、74273、D触发器等器件组成8位串入并出的转换电路，要求在转换过程中数据不变，只有当8位一组数据全部转换结束后，输出才变化一次。解：1、8位串入并出的转换电路电路图图5—168位串入并出的转换电路电路图2、8位串入并出的转换电路的RTL图图5—178位串入并出的转换电路的RTL图EDA技术实用教程实习作业123、8位串入并出的转换电路的工作时序仿真图图5—188位串入并出的转换电路的工作时序仿真图EDA技术实用教程实习作业13实验与设计【题5—1】（7）实验习题：以1位二进制全加器为基本单元，用例化语句写出8位并行二进制全加器的顶层文件。解：1、半加器h_adder【半加h_adder源程序】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(x,y:INSTD_LOGIC;diff,s_out:OUTSTD_LOGIC);END;ARCHITECTUREfh1OFh_adderISSIGNALabc:STD_LOGIC_VECTOR(1DOWNTO0);BEGINabc=x&y;PROCESS(abc)BEGINCASEabcISWHEN00=s_out='0';diff='0';WHEN01=s_out='1';diff='0';WHEN10=s_out='1';diff='0';WHEN11=s_out='0';diff='1';WHENOTHERS=NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREfh1;EDA技术实用教程实习作业14【半加器h_adder电路图】图5—1半加器h_adder电路图【半加器h_adder的工作时序图】图5—2半加器h_adder的工作时序图2、或门love【或门love的VHDL源代码】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYloveISEDA技术实用教程实习作业15PORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);END;ARCHITECTUREoneOFloveISBEGINc=aORb;ENDARCHITECTUREone;【或门love的电路图】图5—3或门love的电路图【或门love的工作时序仿真】图5—4或门love的工作时序仿真3、1位全加器【1位全减器的VHDL源代码】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYf_adderISPORT(ain,bin,cin:INSTD_LOGIC;EDA技术实用教程实习作业16count,sub_out:OUTSTD_LOGIC);END;ARCHITECTUREfd1OFf_adderISCOMPONENTh_adderPORT(x,y:INSTD_LOGIC;diff,s_out:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTlovePORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALd,e,f:STD_LOGIC;BEGINu1:h_adderPORTMAP(X=ain,y=bin,diff=e,s_o