关于集成电路中互连延迟的研究

超深亚微米集成电路中互连延迟问题分析在集成电路发展的大部分时间里，芯片上的互连线几乎总像是“二等公民”，它们只是在特殊的情形在或当进行高精度分析时才以予考虑。随着深亚微米半导体工艺的出现，这一情形已发生了迅速的变化。由导线引起的寄生效应所显示的尺寸缩小特性并不与如晶体管等有源器件相同，随着器件尺寸的缩小和电路速度的提高，它们常常变得非常重要。事实上它们已经开始支配数字集成电路一些相关的特性指标，如速度、能耗和可靠性。这一情形会由于工艺的进步而更加严重，因为后者可以经济可行地生产出更大尺寸的芯片，从而加大互连线的平均长度以及相应的寄生效应。因此仔细深入得分析半导体工艺中互连线的作用和特性不仅是人们所希望的，也是极为重要的。一般认为，硅材料的加工极限是10nm线宽。我们都知道，从工艺水平来看，集成电路发展实现了从微米级别（0.5um，0.35um，0.18um，0.13um）到纳米级别（100nm，90nm，65nm，45nm，28nm，22nm）的跨越。目前Intel、Samsung、TSMC等跨国跨地区企业先后进入22nm工业化量产工艺节点。据有关资料报道，Intel的技术路线，2014年实现14nm技术，2015年10nm，2017年实现7nm。目前国内比较先进的且实现量产化的工艺，是中芯国际的40nm工艺，其28nm工艺还未实行量产化。随着集成电路向超深亚微米的迈进，即制造工艺由已经可以规模量产的28nm进一步朝22nm，18nm提升，并向10nm逼近时，摩尔定律在集成电路技术发展中的适用性开始受到挑战。由于器件特征尺寸的进一步微缩，虽然电路的门延迟减小，但是特征尺寸的减小将导致互连引线横截面和线间距的减小。互连线的横截面和间距的减小，将不可避免的使得互连延迟效应变得更加严重。为了应对特征尺寸进一步缩小而带来的互连延迟的问题，产业界开始通过研发新材料、新结构、新技术，如高K金属材料、低K介电材料、堆叠器件结构、系统和三维封装等，来克服摩尔定律的物理极限，推动集成电路技术向前发展。目前对于互连延迟的改善，可以围绕以下三个方面进行。第一，开发电阻率更低且可靠的材料作为互连线。在特征尺寸为0.13um之后，Al线就已经被Cu线代替。由于铜具有更小的电阻率、良好的抗电迁移性能以及抗应力迁移能力，用大马士革方法处理互连，功耗和成本更少，能够满足0.13μm及以下尺寸的技术平台对金属互连线的要求，从而成为了目前集成电路主要使用的互连金属。因此用Cu线作为互连线，可使互连延迟减小40%；第二，用低介电常数的互连介质来代替二氧化硅；第三，在最小的线路尺寸中增加布线的层数，来降低信号传输距离。下面就互连延迟的问题，进行简单的理论解释。之后对理论解释中，对互连延迟影响比较大的低电阻率材料和低K介质的发展进行讨论。首先，互连延迟的主要体现就是RC延迟，即阻容效应。图1显示了简化布线之间的电阻图图1简化布线图由图可以看出，当器件特征尺寸减小时，那么金属之间的间距将会随之缩小。当金属间距缩小到一定程度时，金属线间的串扰会变得严重。电阻引起的寄生效应会严重影响电路的性能，包括信号传输延迟的增加和信号传输畸变等。但是，我们注意到，如果金属的电阻率非常小时，那么上述延迟效应大大减小。现在的铜代替铝布线，将互连延迟减小了约40%。根据最新研究表明，虽然现在铜互连工艺已日益成熟，但仍会呈现一些问题。比如铜和氮化硅薄膜界面生成的球状缺陷引起金属层间漏电或短路，从而导致产品良率下降。业界一般认为，在集成电路的后段制程中，前层铜互连线完成并淀积了氮化硅薄膜后铜线是比较稳定的，但是目前研究发现，如果由于机台、库存或其他问题造成线上在制品出现较长的等待时间时，铜和氮化硅薄膜界面仍较容易生成球状缺陷。当球状缺陷形成较多时，会引起两层金属之间形成额外通孔，从而导致器件失效。通过一些手段，这种现TWLRL:互连长度T:金属高度W:金属宽度=金属间距金属电阻率LWTW象得到相应改善。但是，当器件尺寸缩小到纳米级别，尤其是现在器件尺寸缩小到20nm左右时，铜作为布线材料也受到挑战。因此，需要找到性能可靠，电阻率更低的材料代替铜。最近几年研究比较多的超导材料，为将来集成电路发展注入了新的活力。最近发现的铁基超导体，在54K时，其电阻率为零。以前有过报道，铜基超导体，在43K时，其电阻率为零。如果我们能够研究出在常温下电阻率为零的超导体，那么，互连延迟问题会得到很大程度上的解决。互连延迟的另一个主要特征就是电容效应，可以用图2来说明金属线之间的电容。图2金属线间电容-总电容由电容公式，我们可以看到互连延迟的电容大小和介质的介电常数成正比。TWWTTCvCvClClcross-sectionofinter-connectsystemtopmetallayerbottommetallayerinterconnectlayerT:电介质厚度（=金属高度）平行板电容dAkC0A:极板面积d:板间距离k:电介质常数0:真空介电常数线间电容WTLkCl0TWLkCv0层间电容如果想有效减小互连延迟所带来的电容效应，那么就可以采用低介电常数的互连介质。那么，由以上电阻与电容公式，我们可以得出RC互连延迟的公式上式可以清楚的看到，RC延迟与互连金属的电阻率和互连介质的介电常数有着密切关联。前面我们已经叙述了，互连金属电阻率对互连延迟的影响。下面，我们将对互连介质的发展状况进行讨论。所谓低K介质材料，是指介电常数比SiO2低的介质材料。采用低K互连介质，可以减小RC互连延迟，从而改进集成电路的速度性能。目前业界研究的集成电路互连介质可谓种类繁多，根据介质材料的化学组成和结构，互连介质基本分为SiOx基、有机聚合物、多孔低A介质三大类。从2.0um到0.25um的集成电路工艺节点中，互连介质基本采用硅烷氧化CVD淀积无定形氧化硅(SiO2)。由于Si-O键合的极性，SiO2的介电常数约为4.0。随着集成电路的不断发展，新型的低介电常数材料开始取代SiO2成为集成电路互连介质的先驱。氟化硅玻璃(FSG)采用极性更小的Si-F键取代Si-O键，这种互连介质的介电常数约为3.6。在180nm和130nm的工艺节点中，通常将FSG作为普遍应用的集成电路互连介质。有机娃玻璃(OSG)，这种互连介质的介电常数约为2.7-3.0。但是OSG材料具有相对低的力学强度，并不符合互连介质的要求。目前介电常数比较低的是有机聚合物，比如PTFE(聚四氟乙烯)介电常数约为2.2，但是其热学、力学性能不稳定，在互连介质上的应用受到限制。为了发展能够适合作为互连介质，且介电常数低于2.0的材料，现在的研究逐渐从致密的互连材料转向多孔性互连材料。多孔性既可以是某种材料的固有属性,也可以通过成孔剂模板来实现。引入的成孔剂可以是分子的(如硅酸盐的成孔剂)，超分子的表面活性剂，或嵌段共聚物阵列(介孔材料)、树状聚合物，或胶体微粒。可制备的多孔性材料分为：固有的多孔性材料，无序成孔剂模板，有序成孔剂模板。其中有序成孔剂模板采用自组装的介孔Si02，通过一种自组装的表面活性剂模板进行合成。根据目前介质的研究状况，介电常数甚至可以达到1的介质是纳米介孔二氧化硅。虽然目前很多研究可以制造出介电常数低的介质，但是单单介电常数低，并不能满足互连介质的要求。作为互连介质，应尽可能满足一下要求：（1）低介电常数、低漏电流、低介电损耗和高击穿电场；（2）低热失重、高热稳定性；（3）低吸湿性、不腐她金属、化学稳定性好；（4）厚度均勾、小且封闭的孔；（5）高模量、高硬度、高粘附力。所以，寻找合适的低介电常数的互连介质，对于发展集成电路来说是至关重要的事情当然，未来解决互连延迟问题，可以通过上述途径解决。即采用未来可能成为互连线的超导材料，或者采用超低介质材料作为互连介质。如果技术足够进步，那么将来用空气作为互连介质也未尝没有可能。但是随着集成电路发展，仅仅通过材料方面的改进，将无法满足集成电路性能的要求。也就是说，即便是采用了上述改进的材料，在未来高性能与低能量的电路中，互连线仍然将起主导作用。数字半导体领域的继续发展将有可能依靠引入其他创新方法，如3D集成互连和RF集成互连技术的引入。但是光互连技术可能是以后解决互连延迟的根本途径。如果未来实现光互连的话，那么互连延迟问题将迎刃而解。