verilog-4位比较器

具体功能是：A和B进行比较，假若AB，则AD输出高电平，AB则输出低电平，若A=B则DY输出高电平。Verilog四位比较器具体程序如下：modulebjq_qq;reg[3:0]A,B;wireAD;wireDY;parameterDely=50;bjqshit(A,B,AD,DY);initialbeginA=4'd1;B=4'd5;#DelyA=4'd5;B=4'd2;#DelyA=4'd3;B=4'd6;#DelyA=4'd10;B=4'd3;#DelyA=4'd1;B=4'd1;#DelyA=4'd7;B=4'd9;#DelyA=4'd5;B=4'd4;#DelyA=4'd6;B=4'd5;#DelyA=4'd15;B=4'd3;#DelyA=4'd12;B=4'd5;#DelyA=4'd7;B=4'd1;#DelyA=4'd4;B=4'd7;#DelyA=4'd5;B=4'd2;#DelyA=4'd7;B=4'd12;#DelyA=4'd1;B=4'd5;#DelyA=4'd7;B=4'd1;#DelyA=4'd14;B=4'd0;#DelyA=4'd6;B=4'd5;#DelyA=4'd7;B=4'd3;#DelyA=4'd3;B=4'd9;#DelyA=4'd11;B=4'd1;#DelyA=4'd6;B=4'd9;#DelyA=4'd6;B=4'd5;#DelyA=4'd7;B=4'd7;#DelyA=4'd1;B=4'd5;#DelyA=4'd7;B=4'd1;#Dely$finish;endendmodulemodulebjq(a,b,ad,dy);input[3:0]a,b;outputad;outputdy;assignad=(ab);assigndy=(a==b);endmodule虚拟波形图为：