大规模集成电路 第4章 数字集成电路设计基础3

4.3全互补CMOS集成门电路NMOS逻辑块：与串或并PMOS逻辑块：与并或串CMOS逻辑门电路PMOS逻辑块NMOS逻辑块ABUDDF4.3全互补CMOS集成门电路4.3.1CMOS与非门设计1.电路CMOS与非门电路如图所示，其中NMOS管串联，PMOS管并联，A、B为输入变量，F为输出。BAVP2VP1VN2VN1UDDABFGND4.3全互补CMOS集成门电路BAVP2VP1VN2VN1UDDABFGND2.逻辑功能4.3全互补CMOS集成门电路BAVP2VP1VN2VN1UDDABFGND3.与非门所用管子数M该电路所用管子数M=输入变量数×24.3全互补CMOS集成门电路BAVP2VP1VN2VN1UDDABFGND4.与非门的RC模型及tr、tf计算与非门的RC模型如图所示。图中RP1、RP2分别为PMOS管导通时的等效电阻，RN1、RN2分别代表NMOS管导通时的等效电阻，S1、S2分别代表两个PMOS管的通断开关。两个NMOS管串联，只要其中的一个不导通，则两个NMOS管都不导通，因此用一个通断开关S3表示即可。S1S2RP1RP2UDDUo(t)CLRN1RN2S3根据这个RC模型，从最坏情况考虑(只有一个P管导通)，可得与非门输出信号的上升时间和下降时间分tf=2.2(RN1+RN2)CL≈2.2×2RN1CLtr=2.2RP1CL=2.2RP2CLtrtfS1S2RP1RP2UDDUo(t)CLRN1RN2(a)(b)S3根据这个RC模型，从最坏情况考虑(只有一个P管导通)，可得与非门输出信号的上升时间和下降时间分tf=2.2(RN1+RN2)CL≈2.2×2RN1CLtr=2.2RP1CL=2.2RP2CL由此可见：(1)如果要求下降时间与标准反相器相同，则要求RN1减小一倍，那么与非门的NMOS管的宽长比(W/L)N比标准反相器的NMOS管的宽长比(W/L)ON要大一倍，即ONNLWLW2沟道长度L取最小允许尺寸(2λ)，那么与非门NMOS管的宽度W要比标准反相器的NMOS管大一倍。根据这个RC模型，从最坏情况考虑(只有一个P管导通)，可得与非门输出信号的上升时间和下降时间分tf=2.2(RN1+RN2)CL≈2.2×2RN1CLtr=2.2RP1CL=2.2RP2CL由此可见：(2)如果要求上升时间tr与下降时间一样大，则2RN1=RP1，那么根据式有NNPnPLWLWLW3.12即PMOS管的尺寸比NMOS管稍大一点。NnPpPNLWLWRR5.与非门的版图设计A、串联MOSFET当两个晶体管中流过同样的电流，那么它们的连接关系是串联，也就是相邻的MOSFET的漏极和源极连接到一起了。3个串联的nMOSFET，端点分别标为x和y，这样一端流入的电流与另一端流出的是一样的。3个串联MOSFET的版图，图中的虚线框表示单个晶体管。因为nMOSFET的源漏都是n型扩散区，所以只要将两个晶体管的源、漏极接到一起就实现了电气的连接。相接的两块n型扩散区合并成一个。因此串联MOSFET的版图非常简单。5.与非门的版图设计B、并联MOSFET如图所示，如果两个晶体管的源、漏极分别连接在一起，那么它们就是并联的。并联器件版图的一种实现方法是：像电路图那样将晶体管并列起来。图中的虚线框表示单位晶体管，额外的n型扩散区用来连接晶体管的上端和下端。金属线从晶体管两端引出连接。显然，并联MOSFET比串联MOSFET占用的面积要大。因为只要不是太长，连线的长度对电气性能的影响并不大，所以可以重新设计版图来节约芯片面积。5.与非门的版图设计B、并联MOSFET两个并联晶体管的另一种电路图，它与串联电路很相似，但连接点分别在中间（x）和两端（y）。版图上也用虚线框表示单位晶体管，x端通过接触孔和金属线从中间的n型扩散区引出来，为了引出y端的金属线，左边和右边的扩散区都向外延伸了一些，连线布在FET下面。5.与非门的版图设计输入线A、B是两条多晶硅，它们竖直放置，而p型和n型扩散区则水平放置。金属线被用来连接串联nFET和并联pFET的输出端，也用来连接电源和地。BAVP2VP1VN2VN1UDDABFGND与非门的版图设计与非门的版图设计4.3.2CMOS或非门设计1.电路CMOS或非门电路如图所示，NMOS管并联，PMOS管串联。ABUDDBAFGND4.3.2CMOS或非门设计ABUDDBAFGND2.逻辑功能4.3.2CMOS或非门设计3.驱动能力及tr、tf或非门的RC模型如图所示。该电路的延时tr=2.2(RP1+RP2)CL=2.2×2RP1CLLNfLNfCRtCRt112.222.2(双管导通)(单管导通，最坏情况)ABUDDBAFGND(a)(b)RN1S1RN2S2Uo(t)CLUDDRP1RP2S34.3.2CMOS或非门设计3.驱动能力及tr、tf或非门的RC模型如图所示。该电路的延时tr=2.2(RP1+RP2)CL=2.2×2RP1CLLNfLNfCRtCRt112.222.2(双管导通)(单管导通，最坏情况)若要求驱动能力与标准反相器相同，则2RP1=RN1那么，根据式有NNpnPLWLWLW2.52NnPpPNLWLWRR4.或非门的版图设计或非门的版图设计如图所示ABUDDBAFGND4.或非门的版图设计设计中要求N管并联，P管串联，且P管的(W/L)P比N管的(W/L)N要大得多。4.或非门的版图设计设计中要求N管并联，P管串联，且P管的(W/L)P比N管的(W/L)N要大得多。4.3.3CMOS与或非门和或与非门设计CMOS与或非门要实现的逻辑函数为F=AＢ+CD1.电路(1)NMOS逻辑块电路的设计。根据NMOS逻辑块“与串或并”的规律构成N逻辑块电路，如图所示。NMOS逻辑块电路ABABCDCDCDAB(2)PMOS逻辑块电路的设计。根据PMOS逻辑“或串与并”的规律构成PMOS逻辑块电路,如图所示。PMOS逻辑块电路ABCDABCD(3)将NMOS逻辑块与PMOS逻辑块连接，接上电源和地，构成完整的逻辑电路，如图所示。实现与或非运算的电路ABCDUDDACBDCDABFABCDCDABF2.RC模型及管子尺寸设计电路的RC模型如图所示。图中，RP1=RP2≈RP3=RP4,RN1≈RN2=RN3≈RN4。ABCDUDDACBDCDABFUDDRP1S5RP2S6RP4S3RP3S4RN1RN3RN2RN4S1S2CLUo(t)2.RC模型及管子尺寸设计电路的RC模型如图所示。图中，RP1=RP2≈RP3=RP4,RN1≈RN2=RN3≈RN4。UDDRP1S5RP2S6RP4S3RP3S4RN1RN3RN2RN4S1S2CLUo(t)最坏情况下，晶体管驱动CL。CL充电时，S5、S6导通一个，S3、S4导通一个。放电时，S1、S2导通一个。因此有、tr=2.2(RP1+RP3)CL=2.2×2RP1CLtf=2.2(RN1+RN2)CL=2.2×2RN1CL若要求CL充放电时的驱动能力一致，则应有11NPRR那么NNpnPLWLWLW6.2与或非门的版图设计ABCDUDDACBDCDABF3.另一种与或非门和或与非门电路(1)这种电路实现的函数如下：123FABCF(AB)CF(AB)(C+D)，，(2)对应的电路分别如图所示。CABF1UDDABCCABF13.另一种与或非门和或与非门电路(1)这种电路实现的函数如下：123FABCF(AB)CF(AB)(C+D)，，(2)对应的电路分别如图所示。ABCB)C(AF2UDDF2ABC3.另一种与或非门和或与非门电路(1)这种电路实现的函数如下：123FABCF(AB)CF(AB)(C+D)，，(2)对应的电路分别如图所示。CABF3=/((A+B)•(C+D))BADCDABCD4.3.4CMOS三态门和钟控CMOS逻辑电路三态门是具有三种输出状态的逻辑门，这三种状态分别是高电平、低电平和高阻态。与普通反相器不同的是，三态门增加了使能控制信号，如图所示。/EAEVP1VP2VN2VN1AFE1100A0101F10高阻高阻(a)(b)UN2与UP2组成CMOS反相器电路，UN1、UP1是由使能信号E控制的开关管。当E为1时，UN1、UP1导通，使UP2接电源UDD,UN接地，其功能与普通反相器相同，实现了F=/A。反之，使能信号E为低(“0”)，则UN1、UP1截止，电路与UDD和地均断开，输出端既不能向外提供电流，也不能向内吸收电流，呈高阻状态，其逻辑功能如图(b)所示。4.3.5CMOS异或门设计异或门的函数为BABABAF其逻辑关系如表所示用两个CMOS反相器和一个CMOS传输门构成的异或门电路如图所示。AAV1V2V5V6V3V4BUDDGNDBAF4.3.5CMOS异或门设计AAV1V2V5V6V3V4BUDDGNDBAF工作原理：第一个反相器由U1、U2组成，由UDD供电，输出为A。第二个反相器由U5、U6组成，输入为B。该反相器是一个特殊的反相器，它不直接接电源UDD，而是由A和/A供电。当A为1时才正确加电而工作，而A=0时，截止。传输门由U3、U4组成，其控制电压为A和/A。当A=0时，第二个反相器截止，传输门开启而导通，B将通过传输门直接传到输出端，即A=0F=B当A=1时，传输门截止，第二个反相器工作，B经反相后输出，故A=1F=B4.3.6CMOS同或门设计同或门的函数式为ABBABABAF⊙电路如图所示与异或门比较，该电路是将传输门、第二个反相器的PMOS管和NMOS管的位置互换了。该电路的逻辑功能及电路各部分的工作状况如表所示。AAV1V2V5V6V3V4BUDDGNDBAF4.3.7CMOS数据选择器数据选择是指在多个输入中选择一路信号输出。使用最普遍的数据选择器是双路选择器，即2选1电路，它根据“地址”从两路中选择一路信号输出。用两个传输门可组成一个2选1电路，如图所示，其逻辑功能如表所列。传输门Ⅰ传输门ⅡBAFTT4.3.8布尔函数逻辑——传输门的又一应用1.电路布尔函数逻辑电路如图(a)所示，该电路由8个传输门组成，在版图设计中布图/布线将比较困难，因此可将其改成如图(b)所示的形式，使版图设计时的布图/布线比较容易。因为图(b)将PMOS管与NMOS管分别集中，所以只需做一个阱，而不像图(a)那样每个传输门都得做一个阱。(a)P1P2P3P4AABBF(AB)(b)P1P2P3P4F(AB)AABB123456784.3.8布尔函数逻辑——传输门的又一应用(a)P1P2P3P4AABBF(AB)(b)P1P2P3P4F(AB)AABB123456782.功能：该电路实现4选1数据选择器功能，如表所列，此时A、B为地址信号，P1～P4为输入信号，F为输出信号。布尔函数卡诺图3.布尔函数逻辑电路的逻辑功能该电路实现的部分逻辑功能如表所列。(b)P1P2P3P4F(AB)AABB12345678布尔函数卡诺图4.3.9CMOS全加器A、B分别为加数与被加数，Ci为低位向本位的进位值，S为“和”，Co为本位向高位的进位值。全加器的逻辑关系为：ioiiiSABCCACBCAB(AB)CAB其真值表如表所列4.3.9CMOS全加器iiiSABC(AB)C(AB)CBABABACiCoBACiS(a)(b)213456CoSoiC(AB)CABiAB0SC当，iAB1SC当，AB=0A=BCoAB=A当时，，iAB=1ABCoC当时，，