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数字电子时钟设计报告目录一、简述...............................................1二、设计任务和要求.....................................2三、设计方案选择与论证.................................21.秒脉冲发生器.....................................22.时间计数器电路...................................53.整点报时电路.....................................84.校正时间电路......................................9四、电路设计计算与分析................................101.秒脉冲电路.......................................102.十、二十四和六十进制计数器电路...................113.译码显示电路.....................................134.单次和连续脉冲...................................145.整点报时.........................................146.鸣叫电路.........................................15五、总结与心得........................................15六、附录..............................................17七、参考文献..........................................19华北科技学院课程设计-1-一、简述数字电子钟是一种利用数字电路来显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而广泛用于个人家庭以及车站、码头、剧院、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大地方便。数字电子时钟的电路组成方框图如图1所示。由图1可见，数字电子时钟核心部分主要由以下几大部分组成：石英晶体振荡器和分频器组成的秒脉冲发生器；校时电路；六十进制秒钟和六十进制分钟计数器，二十四进制（或十二进制）计时计数器；秒、分、时、天的译码显示部分等。显示器显示器显示显示器译码器译码器译码器译码器10进制天译码器24进制小时译码器60进制分钟译码器60进制秒译码器手动校时电路单次或连续脉冲晶体振荡器分频器图1电路组成方框图华北科技学院课程设计-2-二、设计任务和要求用中小规模的集成电路设计一台能显示日、时、分、秒的数字电子时钟要求如下：（1）为了保证计时的稳定及准确须由晶体振荡器产生1Hz标准秒信号（2）时间以24小时为一个周期（3）00～59的60进制显示分、秒（4）00～23的24进制显示时（5）有校时功能，可以分别对日、时、分和秒进行单独校时，使其校正到标准时间；（6）计时过程具有报时功能，当时间到达整点前6秒进行蜂鸣报时；三、设计方案选择与论证根据数字电子时钟的设计任务和要求，对照数字电子钟的框图，本设计可以分为以下几部分进行模块化设计、调试、仿真和实现：1.秒脉冲发生器（1）由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源。555定时器是一种模拟和数字功能相结合的中规模集成器件。其成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。华北科技学院课程设计-3-它也常作为定时器广泛应用于仪器仪表、家用电器、电子测量及自动控制等方面。如图2就是由555定时器组成的多谐振荡器。虽然它的性能已经比较稳定和可靠了，但是对于数字电子时钟来说，秒脉冲发生器是数字电子时钟的核心部分，振荡器的频率稳定性直接决定了数字电子时钟的质量，因此数字电子时钟对多谐振荡器的频率稳定性有着更为苛刻的要求。然而石英晶体多谐振荡器就有着极高的频率稳定性。（2）石英晶体振荡器产生脉冲源石英晶体振荡器，石英谐振器简称为晶振，它是利用具有压电效应的石英晶体片制成的。这种石英晶体薄片受到外加交变电场的作用时会产生机械振动，当交变电场的频率与石英晶体的固有频率相同时，振动便变得很强烈，这就是晶体谐振特性的反应。利用这种特性，就可以用石英谐振器取代LC(线圈和电容)谐振回路、滤波器等。由于石英谐振器具有体积小、重量轻、可靠性高、图2由555定时器组成的多谐振荡器华北科技学院课程设计-4-频率稳定度高等优点，被应用于家用电器和通信设备中。石英谐振器因具有极高的频率稳定性，频率稳定度在10-4～10-12范围内，经校准一年内可保持10-9的准确度，高质量的石英晶体振荡器，在经常校准时，频率准确可达10-11。故石英晶体振荡器主要用在要求频率十分稳定的振荡电路中作谐振元件。基于其超高稳定性，所以在设计上通常采用晶体震荡器发出脉冲。但是，往往市场上进行大批量生产的晶体振荡器的震荡频率都比较高，并没有震荡频率为1Hz的晶振，所以通常用晶体振荡器发出高频率的脉冲再经过分频器整形、分频获得1Hz的秒脉冲。所谓“分频”，就是把输入信号的频率变成成倍数地低于输入频率的输出信号。然而用计数器分频的方法做“分频器”的方法，只是众多方法中的一种。它的原理是：把输入的信号作为计数脉冲，由于计数器的输出端口是按一定规律输出脉冲的，所以对计数器的不同的输出端口输出的信号脉冲，就可以看作是对输入信图3秒脉冲发生器华北科技学院课程设计-5-号的分频。如图3的秒脉冲发生器所示，本设计用32768Hz的石英晶体振荡器作为数字电子时钟的时钟脉冲，再用4060BD芯片和一个D触发器对其进行分频。2.时间计数器电路（1）10进制计数器电路图4十进制计数电路华北科技学院课程设计-6-表14位同步二进制计数器74160功能表CLKRd’LD’EPET工作状态X0XXX置零↑10XX预置数X1101保持X11X0保持↑1111计数如上表1所示的74LS160是一个4位二进制的计数器，它具有异步清除端与同步清除端不同的是，它不受时钟脉冲控制，只要来有效电平，就立即清零，无需再等下一个计数脉冲的有效沿到来。具体功能如下：1）异步清零功能：只要（Rd的非）有效电平到来，无论有无CP的脉冲，数器输出为“0”。若接成六进制计数器，这里要特别注意，控制清零端的信号不是N-1（5），而是N（6）状态。其实，很容易解释，由于异步清零端信号一旦出现就立即生效，如刚出现0110，就立即送到（Rd的非）端，使状态变为0000。所以，清零信号是非常短暂的，仅是过度状态，不能成为计数的一个状态。清零端是低电平有效。2）同步置数功能：当（LD的非）为有效电平时，计数功能被禁止，在CP脉冲上升沿作用下D0～D3的数据被置入计数器并呈现在Q0～Q3端。若接成六进制计数器，控制置数端的信号是N（5）状态，如在D0～D3置入0000，则在Q0～Q3端呈现的数据就是0101。华北科技学院课程设计-7-由此看来，时钟电路中更适合于用74LS160芯片。故本设计采用了74LS160芯片。如图4所示，用74LS160和74LS48译码构成了十进制计数显示模块。构成了十进制计数器之后就很容易得到如图5所示的60进制计数器显示模块和图6的24进制计数图560进制计数器图624进制计数器华北科技学院课程设计-8-器显示电路。3.整点报时电路当计时器在每次计到整点前6秒时，需要进行报时，这个时候我们可以通过若干的译码电路来解决这个问题。也就是每个小时内当同时分为第59分钟秒为第54秒的时候输出一个延时高电平去打开低音与门，使得报时声音按照512Hz的频率进行报时鸣叫5声，直到秒计数到58秒时，结束该高电平脉冲。当秒计图624进制计数器华北科技学院课程设计-9-到59秒时，则用译码电路去驱动高音1024Hz频率输出而鸣叫一声整点报时的高音。实现上述功能的译码电路如图7的译码电路所示。4.校正时间电路在刚刚开机接通电源时，由于日、时、分、秒为初始的状态00:00:00值，所以我们需要给电路设计校正时间的电路。置开关于手动的位置，可以分别对日、时、分、秒进行单独计数，计数脉冲可以由单次脉冲或连续脉冲进行输入，从而可以达到分别对日、时、分、秒进行校正的目的。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。根据要求，数字钟应具有分别对日、时、图7整点报时译码电路华北科技学院课程设计-10-分、秒校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。单次和连续脉冲校正电路图如图8所示，校准电路单次脉冲由基本RS触发器和单刀双掷开关组成，而连续脉冲由555定时器和少量的外围器件组成。可以通过开关进行切换校正的速度，方便时间的校正。秒状态可以直接进入“分”计数器，而“分”进位脉冲被阻止进入，因而能快地校准分、时、日计数器的计数值。校准后，将校正开关恢复原位，数字钟继续进行正常计时工作。四、电路设计计算与分析1．秒脉冲电路在秒脉冲产生电路中本设计选用的石英晶振是32.768kHz的，欲获得1Hz的脉冲必须得用分频器对32768Hz分频处理。因为2图8单次和连续脉冲校正时间电路华北科技学院课程设计-11-的15次方为32768，因此这个晶振输出的时钟信号得通过15分频之后再使用。设计中采用的4060BD是一个十四分频器，因此经过4060BD的14分频作用后从其3引脚输出的脉冲频率就变成了2Hz，然后把这个2Hz的脉冲信号作为下降沿触发的D触发器的时钟信号，再将下降沿触发的D触发器的Q’端将D端连接起来，最后在Q端就得到的一个时钟频率为1Hz的秒脉冲输出信号，以此来作为数字电子时钟的秒计数脉冲。图9为在Multisim12中仿真出来的波形图。在误差范围之内，从图中的数据可以计算得出，最后得到的的确是周期为1s的方波，也就是频率为1Hz的方波。不仅如此，我们还可以从4060BD的6分频输出端O5得到一个频率为512Hz和5分频输出端O4得到一个频率为1024Hz的频率输出，以此来作为蜂鸣器报时的驱动信号。2．十、二十四和六十进制计数器电路图9秒脉冲信号仿真结果图华北科技学院课程设计-12-这一部分均使用中规模的集成电路74LS160来实现日、时、分、秒的计数，其中日是十进制计数，小时是二十四进制计数，分和秒都是60进制计数。不难想象秒和分两组计数器完全相同。欲得到十进制的计数器并不难，设计选用的就是是十进制加法计数器74LS160，想要利用这个十进制加法计数器得到六十进制和二十四进制的加法计数器，前面已经讲过对于74LS160而言可以用置数法和清零法，而本设计所选择的是清零法进行进制的设计。在构成二十四进制和六十进制之前我们可以先将2个十进制加法计数器级联构成100进制计数器，它会循环从00开始计数到99。时是二十四进制，对于构成二十四进制我们想法使它只00到23计数，当它刚好达到24时，我们立即利用清零端将它置零。将十位和个位分别化为二进制数我们不难发现只要将位于十位的十进制的QB和将位于个位的十进制的QC通过一个与非门连接起来，然后将输出端和置零段连接起来，这样子一旦计数到24时就变为00，也就实现了时的计数显示。其仿真电路如图10。图1024进制计数仿真显示华北科技学院课程设计-13-对于构成六十进制我们想法使它只00到59计数，当它刚好达到60时，我们立即利用清零端将它置零，这时只有位于十位的计数器的QB、QC为高电位，我们可以用与非门将其连接起来再将输出端和清零端连接起来，从而就可实现六十进制计数显示。如图11所示。3．译码显示电路译码电路的功能是将“秒”、“分”、“时”计数