SAR ADC的设计_2014

SARADC的设计李福乐清华大学微电子所2014提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验SARADCPrinciple•以D/A来实现A/D,逐次逼近•需要N次D/A和比较实现1次N位A/D转换•精度主要由DAC决定•无运放，低电压、低功耗•深亚微米CMOS工艺下很有发展潜力的结构•超低功耗，高速转换是研究热点–异步时序控制可实现性能8~16bitxk~x00MS/sTime-interleaved9-b,50MS/s,65fJ/conv.9-b,40MS/s,54fJ/conv.10-b,10MS/s,11fJ/conv.NoTime-interleaved!SAR的功耗优势主要Nyquist结构ADC的比较Ref:Shuo-WeiMichaelChen.JSSC2006.12实际上在中低分辨率上异步SAR结构的速度已逼近Pipeline结构提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验DACtopologies电压型电压改进型阻容混合型电荷型二进制电流型电流型R2R匹配好；低功耗差分结构3-bitDiff.-end3-bitSingle-end单端结构：需要2N个电容全差分结构：单边只需2N-1个电容底板采样的单端与全差分结构：对于Nbit差分分段结构，可以：M+(L-1):考虑噪声和匹配(M-1)+L:考虑面积单端输入+差分转换背景：很多模拟电路输出的是单端信号；差分转换结构有利于抑制共模噪声。问题：单端输入+差分转换？解决方案：1）前置单转差放大器优点：原理清楚、可同时作为ADCDriver缺点：增加功耗与噪声，电路复杂2）浮动顶板采样原理：顶板共模浮动采样，Cs上共模在采样相不改变；顶板共模通过开关电容电路来刷新和确定优点：电路简单单转差方案1单转差方案2电荷型DAC特点：集成T/H电路与输入相连的开关较多输入电容较大采用分段结构可减少电容数目电容大小是精度与面积功耗的权衡，可通过mento-carlo仿真确定对高精度转换，输入开关Ron线性须保证bootstrap！高位电容可采用单元温度码控制，以减小输入端毛刺，避免电荷泄漏；以及确保单调性高位电容可采用DEM技术进一步提高精度版图关键点：DACoutput关键点底板采样10整体电路顶板采样Ref:叶亚飞实践课汇报PPT一个8bitSARADC的整体结构与信号关系提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验分段电容结构分析RLtauOVXCCkCdV1RuaLOVXCCdV122LtaLtaMtCCCCCX212duLLtCCC112duMMtCkCC保持正确权重，确保ADC线性，必须有：212OOdVdVaLLtaCCCk2uLtLuaCCkkCC2uaLuLtCCkkCC2OR：在①和②点分别输入幅度VR的阶跃，其对DAC输出Vo的改变量分别为：其中：典型的两段分段电容结构两段结构的线性化设计uLLtCC12uLtLuaCCkkCC21uaCCkCCua1k1k从电容匹配角度出发，我们总是希望Ca、Cd、CLt由整数个Cu构成，由此，我们的一个设计任务是，在M,L,k确定的情况下，确定Ca,Cd,CLt的值，使得它们满足ADC线性要求，同时为Cu的整数倍：分段结构设计结果M=4，L=4，k=1Ca=Cu,Cd2=0M=2，L=6，k=24Ca=22Cu,Cd2=3CuM=4，L=6，k=22Ca=5Cu,Cd2=12CuM=4，L=8，k=24Ca=17Cu,Cd2=0uaLuLtCCkkCC2方法：依次取Ca/Cu=k,k+1,k+2等，按照下式算CLt，直到满足CLt=(2^L-1)Cu，且为Cu的整数倍相邻跨段bit的权重满足2倍关系Cd1的取值不影响线性，但会影响DAC增益误差，如下一页PPT分析两段结构的增益偏差RLtauOVXCCkCdV1LtaLtaMtCCCCCX212duLLtCCC112duMMtCkCC理想的dVo1为：RMidealOVdV21_1增益误差：idealoidealooedVdVdVg_1_11LtauLtaudMLtauLtaudeCCkCCCkCCCCkCCCkCCg12111假设：aLtCCMtdMtuadeCCCkCCCg11uaLtauLtakCCCCkCCC假设：MuaudkCCkCC2,11uaCCkCCua1k1k已推导出的关系式：结论：尽管Cd1不带来非线性误差，但会带来DAC增益误差，其值可用上面ge的表达式来近似。但整个A/D转换的增益可能不受影响？见下页两段结构的增益偏差结论：1）ADC的增益误差只取决于总采样电容与接到参考的总电容之比，MSB段接地的Cd1或寄生不会改变ADC增益误差；2）通常在MSB段增加Cd1=kCu，且令Cd1对输入采样，这样可使得LSB段不参与输入采样，降低ADC输入电容，且不会导致增益误差tNlulMlNrefItIoCkCDVCVV12refItNlulMlNItItoVCkCDVCCV12uMItkCC2udkCC1其中Ct为Vo点的总电容，Cit为接到VI的总采样电容；由以上公式可见，要令输入VI的量程恰好为VR，则必须有：如左图，考虑输入采样后，Vo点的电压为：寄生电容分析aLLtaCCCk2RpLtpauOVXCCCCkCdV231RupaLOVXCCCdV3122在①和②点分别输入幅度VR的阶跃，其对DAC输出Vo的改变量分别为：23231pLtpapLtpapMtCCCCCCCCCCX这里：①和②点的权重误差：33232212222paLpaLpLtpaoooeCCCCCCCCkdVdVdVw333222paLpLppeCCCCCkw根据前面的线性化设计结果有：在实际设计中，通常有：LtapCCC3apapLtpeCCCCCCw332β为电容上极板寄生电容值与电容本身值之比寄生电容设计考虑•LSB段的寄生Cp2带来权重误差，导致非线性–权重误差比例固定为β，因此降低LSB端位数L，可降低非线性–LSB段所用电容、Ca，采用上极板共接•Ca的上下极板间寄生Cp3直接影响权重，导致非线性–版图布线要特别注意最小化Cp3•MSB段的寄生Cp1不会带来非线性问题和ADC增益误差，但作为DAC时，会带来约Cp1/CMt的增益误差–MSB段所有电容，采用上极板共接，此为底板采样需要串联三段CDAC？uLtLuaCCkkCC2uaLuLtCCkkCC2OR：已知串联二段线性条件：思路：利用二段设计结论，先分两段设计，再对高位段分两段设计以一个10bitCDAC为例，采用4-4-2分段结构：设计1：允许Ca为非整数Cu，则由uLLtCC121uaCC1516102dCuLLtCC222uaCC342udCC3设计2：Ca1为整数Cu，则由uaCC31uLtCC211udCC52uLLtCC222uaCC342udCC32kWhichisbetter?•从噪声和匹配考虑，MSB段的电容不能太小–可取k1•从优化电容面积考虑，可采用多段结构–对于中低分辨率ADC，优化面积和输入电容–对于失配，可采用校准技术提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验电容失配-DNLuiiCC2uuiuiCnCCCCDNLi2第i个电容Ci=2iCu，则：由切换Ci所贡献的误差：最差情况出现在011…1100…0的位置：uuNuinCCCCDNL2max微分非线性DNL：表征单个码元空间的偏差DNLn：第n个码元空间与LSB的偏差第n个码元空间=输入n对应的输出-输入n-1对应的输出DNLn与总的切换电容大小有关所谓切换电容：从输入n-1到n时，底板在正负参考之间切换的电容降低DNL的方法：1）增大电容面积，降低σ(Cu)/Cu2）高位采用温度码编码控制，降低切换电容总值不分段结构电容失配-DNLMSB段切换Ci所贡献的误差：uuiLLuiCnCCCCDNLi222最差情况同样出现在011…1100…0的位置：uuNLLuMiinCCCCDNL22210max分段结构若MSB段电容与不分段时一样大，则：uuNLnnCCDNLDNL22'maxmax结论：1）DNL取决于电容面积，而与是否分段无关；2）分段结构缩小了电容面积，但也增大了DNL3）分段结构中，MSB段最好采用温度码控制，以优化DNL电容失配-INL输入n对应的INL，是n个单元电容总值与理想n*Cu的偏差：hluuluhCCCINL1_uuhCChINL1221,,,maxNINLINLINLINL整个转换器的INL定义：INL的分布很复杂，但其满足预定指标的概率一定对应于σ(Cu)/Cu的值，可以用数值分析的方法求出它们之间的关系，用于实际设计积分非线性INL：表征DAC实际输出电压与理想值之间的偏差INLn：输入n对应的输出–n*LSBINLn与总的接入电容大小有关所谓接入电容：输入n时，底板接到正参考的电容INL只取决于电容面积，而与是否分段、是否采用温度码控制无关；INL通常是电容面积优化的主要限制因素DNL/INL对于由2N个元件组成的DAC（C-DAC、R-DAC、I-DAC）：DNL取决于相邻码元变化时可能导致的元件切换的最大总值INL0.5LSBYield与分辨率N、元件E失配分布的关系：NuuEE22110%50%97.7%Ref:AnneVanDenBosch,…,“AnAccurateStatisticalYieldModelforCMOSCurrent-SteeringD/AConverters”,2001由此可计算出元件匹配要求，然后根据工艺参数可确定元件尺度电容取值：蒙特卡洛仿真法系统级模型Mento-Carlo分析根据工艺厂商提供的数据设定容值和失配满足要求？调整容值N10u*10u的分析结果10u*10u:0.11%满足12bit要求若由噪声决定：除了计算之外，还可对SAR结构建模，采用蒙特卡洛仿真法来设计电容尺度分段结构设计Ref:StefanHaenzsche,etc.“ModellingofCapacitorMismatchandNon-LinearityEffectsin…”,MIXDES2010对于分段结构：1）从匹配角度，分段结构不能降低电容值2）从噪声角度，分段结构也不能降低电容值3）分段结构可提高最小单元电容值，使其免受工艺最小尺度的限制4）若指标不受失配限制，分段结构可降低总电容值和ADC输入电容（中低分辨率or采用校准）分段结构与CDAC非线性分段结构电容设计：可按照不分段的方法先设计Csample值，而后截取高M位为MSB段，选择合适的Cu,k，设计Ca和LSB段电容电容失配校准OffsetMeas.linearityMeas.PrincipleRef:Y.Kuramochi,