集成电路EDA技术发展趋势

EE141DAE1史江一2010年9月[e-mail]集成电路设计发展趋势与IC专业从业优势DEE141AE22内容1.几个设计实例2.集成电路设计面临的挑战3.SOC设计方法学与EDA技术趋势4.IC专业从业优势EE141DAE3PartI几个设计实例DEE141AE44示例1：GPSChipARM+gps基带+memory0.13um1.2M门250MHz1WDEE141AE555clockdomainDEE141AE66GPS整体解决方案面临问题：RF部分的集成与隔离高速低噪声AD/DA集成与隔离ARMIP核集成DEE141AE770.13um工艺12.85x12.86mm28MgateCount78MHz4W挑战：复杂度大量MemoryPower示例2：ImageChipDEE141AE88XD-ARM可扩展PCIUARTJTAGSDRAMGPIOSRAMIX-BUS高速互连总线MEMEME64bits32bitsMEMEME加密单元64bits32bits示例3：XDNP挑战：异构多核性能高数据速率核间高速高带宽数据交换0.13um工艺10x10mm24MgateCount232MHzDEE141AE99一个典型的SOCDesignDEE141AE1010SOC构成AnalogRFPowerMEMsIPDigitalControlµPDSPInterfacesMemorySRAMDRAMFLASHDEE141AE1111小结现代集成电路特点：规模大，复杂度高功耗控制严格频率高多IP核集成数字、模拟、RF混合集成EE141DAE12PartII集成电路设计面临的挑战DEE141AE1313工具挑战：EDA技术VLSI包含：处理器、嵌入式memories、可编程逻辑、不同团队开发的不同功能部件、UDSM等规模挑战：芯片规模呈指数增长设计挑战：复杂性呈指数增长Power光刻……..★设计领域中挑战与机会并存挑战DEE141AE1414设计复杂性呈双指数倍增长1：芯片集成晶体管数目增加复杂度指数增加----Moredevices----Morepower----Heterogeneousintegration2：复杂度由于特征尺寸减小而指数增加----Interconnectdelay----Couplingnoise----EMI(ElectroMagneticInterference)DesignComplexity1x2DEE141AE1515工艺复杂度DEE141AE1616功耗P6Pentium®proc486386286808680858080800840040.1110100197119741978198519922000YearPower(Watts)LeadMicroprocessorspowercontinuestoincreaseCourtesy,IntelPowerdeliveryanddissipationwillbeprohibitiveDEE141AE1717功率密度40048008808080858086286386486Pentium®procP611010010001000019701980199020002010YearPowerDensity(W/cm2)HotPlateNuclearReactorRocketNozzlePowerdensitytoohightokeepjunctionsatlowtempCourtesy,IntelDEE141AE1818静态功率密度DEE141AE1919VDDVDDVDDLpRpVDD:CurrentSource供电网络—RLCMesh:VDDpinDEE141AE2020多电压域DynamicvoltagescalingDynamicallyscaleVDD,fYieldscubicreduction(f*V2)DualVoltageSharedn-wellDEE141AE2121ChipCapacityandDesignerProductivityLogicTransistors/Chip(K)Transistors/Staff-Month11010010001000010000010000001000000010100100010000100000100000010000000100000000201019821990200058%/Yr.Complexitygrowthrate21%/Yr.ProductivitygrowthrateProductivityGapDEE141AE2222DesignMaskWaferAbove-resolution250nmSub-resolution180nmOPCDeepsub-resolution130nmPSMOPCDesignforManufacturing248nmStepperEE141DAE23PartIIISOC设计方法学与EDA技术DEE141AE2424SOC概念SOC的设计理念与传统IC不同。SOC把系统的处理机制、模型算法、芯片结构、各层次电路直到器件的设计紧密结合，在一个或若干个单片上完成整个系统的功能。与普通IC的设计不同，SOC的设计以IP核为基础，以硬件描述语言为系统功能的主要描述手段，借助于以计算机为平台的EDA工具进行。SOC的出现是电子设计领域的一场革命。如果说在上个世纪，电子系统的设计主要是在PCB层次上将各种元器件合理连接，那么进入本世纪后，电子系统的设计将主要是以SOC为物理载体的系统级芯片的设计，它对电子信息产业的影响将不亚于20世纪60年代集成电路的出现所产生的影响。DEE141AE2525软/硬件协同设计（Software/HardwareCo-Design）具有知识产权的内核（IntellectualPropertyCore，简称IP核）及其复用（Reuse）超深亚微米（VeryDeepSub-Micron）技术SOC设计方法DEE141AE2626SOC关键技术系统集成芯片技术设计重用技术软硬件协同设计技术纳米级电路设计技术基于IP的系统设计技术多IP系统的验证与测试技术IP设计技术接口综合技术软硬件协同设计与验证技术基于硬件的软件结构生成面向软件的多处理单元硬件结构设计时延驱动逻辑设计技术时序综合技术低压低功耗设计技术面向设计重用的设计技术容错设计可靠性设计可测性设计软硬件划分形式验证技术综合技术DEE141AE2727设计过程DEE141AE2828SOC设计流程行为级系统级RTL级门级电路级版图级系统指标算法模型、数据流图IP选型真值表、状态图逻辑图、布尔方程电路图和微分方程器件的物理特性PCB和版图设计电路图输入和仿真、逻辑模拟硬件描述语言仿真和逻辑综合通用电路分析行为级描述、模拟和综合DEE141AE2929Top-Down算法或模型的建立行为级仿真生成门级网表文件RTL级描述RTL级仿真逻辑综合、优化门级仿真、时序分析行为描述系统功能描述lib（IP、SC、IO）DEE141AE3030布图规划布局布线设计规则检查（DRC）版图参数提取（LPE）电学规则检查（ERC）一致性检查（LVS）后仿真版图生成DEE141AE3131SOC设计方法学——软/硬件协同设计1.面向SOC的软/硬件协同设计方法：在SOC设计当中，设计者必须面对一个新的挑战，那就是他不仅要面对复杂的逻辑设计，而且要考虑软件，特别是那些可以改变芯片功能的外部应用软件的设计。如何在软件和硬件设计中取得平衡，获得最优的设计结果是我们要认真探讨的课题。面向SOC的软硬件协同设计理论是从一个给定的系统任务描述着手，通过有效地分析系统任务和所需的资源，采用一系列变换方法并遵循特定的准则自动生成符合系统功能要求的，符合实现代价约束的硬件和软件架构。DEE141AE32322.软/硬件协同设计方法需要解决的问题1）描述方法。目前广泛采用的硬件描述语言是否仍然有效？如何来定义一个系统级的软件功能描述或硬件功能描述？等等。到今天为止，尚没有一个大家公认的且可以使用的系统功能描述语言供设计者使用。HDL?SystemVerilog?SystemC?2）继承性。即这一全新的设计理论与已有的集成电路设计理论之间的接口。可以预见，这种全新的设计理论应该是现有集成电路设计理论的完善，是建筑在现有理论之上的一个更高层次的设计理论，它与现有理论一起组成了更为完善的理论体系。在这种假设下，这种设计理论的输出就应该是现有理论的输入。SOC设计方法学——软/硬件协同设计DEE141AE33333）评价标准。这种全新的软硬件协同设计理论将如何确定最优性原则。显然，延用以往的最优性准则是不够的。除了芯片设计师们已经熟知的速度、面积等硬件优化指标外，与软件相关的如代码长度、资源利用率、稳定性等指标也必须由设计者认真地加以考虑。4）验证。如何对这样的一个包含软件和硬件的系统功能进行验证。除了验证所必须的环境之外，确认设计错误发生的地方和机理将是一个不得不面对的课题。5）功耗问题。传统的集成电路在功耗的分析和估计方面已有一套理论和方法。但是，要用这些现成的理论来分析和估计含有软件和硬件两部分的SOC将是远远不够的。简单地对一个硬件设计进行功耗分析是可以的，但是由于软件运行引起的动态功耗则只能通过软硬件的联合运行才能知道。SOC设计方法学——软/硬件协同设计DEE141AE3434IPCore在单个芯片上已经可以集成上千万乃至上亿只晶体管。芯片变得如此复杂，它实现了以前需要许多块印刷电路板甚至机架才能完成的功能。这不仅要求设计者必须具备系统和芯片两方面的知识，同时必须充分考虑市场竞争的压力，最大限度地缩短设计周期。凡事从零做起的思路显然不能适应这种新情况，而采用前人成功的设计经验和设计资料是解决这个问题的明智选择。所谓设计重用实际上包含两个方面的内容：设计资料的重用和如何生成可被他人重用的设计资料。IP核的设计和使用绝不等同于集成电路设计中的单元库的使用，它所涉及的内容几乎覆盖了集成电路设计中的所有经典课题，包括测试、验证、模拟、低功耗等等。IP核的生成也绝非是简单的设计抽取和整理，它所涉及的设计思路、时序要求、性能要求等均需要重新审视我们已经熟知的设计方法。SOC设计方法学——IP核DEE141AE3535IP核的种类IP核实际上是一个经过验证的集成电路设计，从其实现的形式和应用层次上看，IP核可以有三种不同的表现形式：软核（Soft-Core）、固核（Firm-Core）和硬核（Hard-Core）。软核：以硬件描述语言的方式提交，其性能通过时序模拟进行验证。由于软核不依赖于任何实现工艺或实现技术具有很大的灵活性。使用者可以方便地将其映射到自己所使用地工艺上去，可复用性很强。软核地另一个重要地优点是使用者拥有全部源代码。使用者可以通过修改源代码，方便地生成同样功能且有版权的新软核，从而避免向原有软核地作者支付版税。同时聪明的软核使用者还可以通过增加自己的知识和经验，产生出远比原始软核广泛得多的新软核。优点：可复用性很强。使用者拥有全部源代码。SOC设计方法学——IP核DEE141AE3636软核的弱点。由于软核的载体是硬件描述语言且与实际的工艺无关，使用者在最终将其嵌入自己的设计时就要对从描述语言到版图的转换的全过程负责。显然这要涉及经典的集成电路设计的全部内容，集成电路设计人员必须具备相当的风险意识。另外，工艺映射和系统的性能有着一定的内在关系，是否可以不加修改地将一个软核映射到任何一个工艺上仍然是需要探讨的一个问题。缺点：对从描述语言到版图的转换的全过程负责。工艺映射和系统的性能的一致性。价格不菲。SOC设计方法学——IP核DEE141AE3737硬核：以集成电路版图（Layout）的形式提交，并经过实际工艺流片验证。显然，硬核强烈地依赖于某一个特定地实现工艺，而且在具体的物理尺寸，物理形态及性