VHDL数字频率计设计

6.5数字频率计的设计1.设计思路图6.5是8位十进制数字频率计的电路逻辑图，它由一个测频控制信号发生器TESTCTL、8个有时钟使能的十进制计数器CNT10、一个32位锁存器REG32B组成。以下分别叙述频率计各逻辑模块的功能与设计方法。图6.58位十进制数字频率计逻辑图SD[31..0]REG32BTESTCTLGNDFSINCLKDOUT[31..0]SD[31..28]SD[27..24]SD[23..20]SD[19..16]SD[15..12]SD[11..8]SD[7..4]SD[3..0]DOUT[31..0]DIN[31..0]LOADCLKCQ[3..0]CARRY_OUTENACLRCNT10CNT10CLKCQ[3..0]CARRY_OUTENACLRCNT10CNT10CLKCQ[3..0]CARRY_OUTENACLRCNT10CNT10CLKCQ[3..0]CARRY_OUTENACLRCNT10CNT10CLKCQ[3..0]CARRY_OUTENACLRCNT10CNT10CLKCQ[3..0]CARRY_OUTENACLRCLKCQ[3..0]CARRY_OUTENACLRCNT10CLKCQ[3..0]CARRY_OUTENACLRLOADCLR_CNTTSTENRSTCLKU0U9U2U1U3U4U8U7U6U5SESCSLS1S2S3S4S5S6S7S81)测频控制信号发生器设计频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当TSTEN高电平时，允许计数；低电平时，停止计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B中，并由外部的7段译码器译出并稳定显示。锁存信号之后，必须有一清零信号CLR_CNT对计数器进行清零，为下1秒钟的计数操作作准备。测频控制信号发生器的工作时序如图6.6所示。为了产生这个时序图，需首先建立一个由D触发器构成的二分频器，在每次时钟CLK上沿到来时其值翻转。其中控制信号时钟CLK的频率取1Hz，而信号TSTEN的脉宽恰好为1s，可以用作闸门信号。此时，根据测频的时序要求，可得出信号LOAD和CLR_CNT的逻辑描述。由图6.6可见，在计数完成后，即计数使能信号TSTEN在1s的高电平后，利用其反相值的上跳沿产生一个锁存信号LOAD，0.5s后，CLR_CNT产生一个清零信号上跳沿。高质量的测频控制信号发生器的设计十分重要，设计中要对其进行仔细的实时仿真(TIMINGSIMULATION)，防止可能产生的毛刺。图6.6测频控制信号发生器工作时序[I]RST[I]CLK[O]TSTEN[O]LOAD[O]CLR_CNT2)寄存器REG32B设计设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。若已有32位BCD码存在于此模块的输入口，在信号LOAD的上升沿后即被锁存到寄存器REG32B的内部，并由REG32B的输出端输出，然后由实验板上的7段译码器译成能在数码管上显示输出的相对应的数值。3)十进制计数器CNT10的设计如图6.5所示，此十进制计数器的特殊之处是，有一时钟使能输入端ENA，用于锁定计数值。当高电平时计数允许，低电平时禁止计数。2.VHDL源程序1)有时钟使能的十进制计数器的源程序CNT10.VHDLIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；--有时钟使能的十进制计数器ENTITYCNT10ISPORT(CLK：INSTD_LOGIC；--计数时钟信号CLR：INSTD_LOGIC；--清零信号END：INSTD_LOGIC；--计数使能信号CQ：OUTINTEGERRANGE0TO15；--4位计数结果输出CARRY_OUT：OUTSTD_LOGIC)；--计数进位ENDCNT10；ARCHITECTUREARTOFCNT10ISSIGNALCQI：INTEGERRANGE0TO15；BEGINPROCESS(CLK，CLR，ENA)BEGINIFCLR='1'THENCQI=0；--计数器异步清零ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI9THENCQI=CQI+1；ELSECQI=0；ENDIF；--等于9，则计数器清零ENDIF；ENDIF；ENDPROCESS；PROCESS(CQI)BEGINIFCQI=9THENCARRY_OUT='1'；--进位输出ELSECARRY_OUT='0'；ENDIF；ENDPROCESS；CQ=CQI；ENDART；2)32位锁存器的源程序REG32B.VHDLIBRARYIEEE；--32位锁存器USEIEEE.STD_LOGIC_1164.ALL；ENTITYREG32BISPORT(LOAD：INSTD_LOGIC；DIN：INSTD_LOGIC_VECTOR(31DOWNTO0)；DOUT：OUTSTD_LOGEC_VECTOR(31DOWNTO0))；ENDREG32B；ARCHITECTUREARTOFREG32BISBEGINPROCESS(LOAD，DIN)BEGINIFLOAD'EVENTANDLOAD='1'THENDOUT=DIN；--锁存输入数据ENDIF；ENDPROCESS；ENDART；3)测频控制信号发生器的源程序TESTCTL.VHDLIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；--测频控制信号发生器USEIEEE.STD_LOGIC_UNSIGNED.ALLENTITYTESTCTLISPORT(CLK：INSTD_LOGIC；--1Hz测频控制时钟TSTEN：OUTSTD_LOGIC；--计数器时钟使能CLR_CNT：OUTSTD_LOGIC；--计数器清零LOAD：OUTSTD_LOGIC)；--输出锁存信号ENDTESTCTL；ARCHITECTUREARTOFTESTCTLISSIGNALDvi2CLK：STD_LOGIC；BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THEN--1Hz时钟二分频Div2CLK=NOTDiv2CLK；ENDIF；ENDPROCESS；PROCESS(CLK，Div2CLK)BEGINIFCLK='0'ANDDiv2CLK='0'THEN--产生计数器清零信号CLR_CNT='1'；ELSECLR_CNT='0'；ENDIF；ENDPROCESS；LOAD=NOTDiv2CLK；TSTEN=Div2CLK；ENDART；4)数字频率计的源程序FREQ.VHDLIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYFREQISPORT(FSIN：INSTD_LOGIC；CLK：INSTD_LOGIC；DOUT：OUTSTD_LOGIC_VECTOR(31DOWNTO0))；ENDFREQ；ARCHITECTUREARTOFFREQISCOMPONENTCNT10--待调用的有时钟使能的十进制计数器端口定义PORT(CLK，CLR，ENA：INSTD_LOGIC；CQ：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；CARRY_OUT：OUTSTD_LOGIC)；ENDCOMPONENT；COMPONENTREG32B--待调用的32位锁存器端口定义．．．COMPONENTTESTCTL--待调用的测频控制信号发生器端口定义．．．SIGNALTSTEN：STD_LOGIC；SIGNALCLR_CNT：STD_LOGIC；SIGNALLOAD：STD_LOGIC；SIGNALCARRY1：STD_LOGIC；SIGNALCARRY2：STD_LOGIC；SIGNALCARRY3：STD_LOGIC；SIGNALCARRY4：STD_LOGIC；SIGNALCARRY5：STD_LOGIC；SIGNALCARRY6：STD_LOGIC；SIGNALCARRY7：STD_LOGIC；SIGNALCARRY8：STD_LOGIC；SIGNALDIN：STD_LOGIC_VECTOR(31DOWNTO0)；BEGINU0：TESTCTLPORTMAP(CLK=CLK，TSTEN=TSTEN，CLR_CNT=CLR_CNT，LOAD=LOAD)；U1：CNT10PORTMAP(CLK=FSIN，CLR=CLR_CNT，ENA=TSTEN，CQ=DIN(3DOWNTO0)，CARRY_OUT=CARRY1)；U2：CNT10PORTMAP(CLK=CARRY1，CLR=CLR_CNT，ENA=TSTEN，CQ=DIN(7DOWNTO4)，CARRY_OUT=CARRY2)；U3：CNT10PORTMAP(CLK=CARRY2，CLR=CLR_CNT，ENA=TSTEN，CQ=DIN(11DOWNTO8)，CARRY_OUT=CARRY3)；U4：CNT10PORTMAP(CLK=CARRY3，CLR=CLR_CNT，ENA=TSTEN，CQ=DIN(15DOWNTO12)，CARRY_OUT=CARRY4)；U5：CNT10PORTMAP(CLK=CARRY4，CLR=CLR_CNT，ENA=TSTEN，CQ=DIN(19DOWNTO16)，CARRY_OUT=CARRY5)；U6：CNT10PORTMAP(CLK=CARRY5，CLR=CLR_CNT，ENA=TSTEN，CQ=DIN(23DOWNTO20)，CARRY_OUT=CARRY6)；U7：CNT10PORTMAP(CLK=CARRY6，CLR=CLR_CNT，ENA=TSTEN，CQ=DIN(27DOWNTO24)，CARRY_OUT=CARRY7)；U8：CNT10PORTMAP(CLK=CARRY7，CLR=CLR_CNT，ENA=TSTEN，CQ=DIN(31DOWNTO28)，CARRY_OUT=CARRY8)；U9：REG32BPORTMAP(LOAD=LOAD，DIN=DIN(31DOWNTO0)，DOUT=DOUT)；ENDART；3.硬件逻辑验证选择实验电路结构图NO.0，由5.2节的实验电路结构图NO.0和图6.5确定引脚的锁定，测频控制器时钟信号CLK(1Hz)可接CLOCK1，待测频FSIN可接CLOCK0，8位数码显示输出DOUT[31..0]接PIO47~PIO16。进行硬件验证时方法如下：选择实验模式0，测频控制器时钟信号CLK与CLOCK1信号组中的1Hz信号相接，待测频FSIN与CLOCK0信号组中的某个信号相接，数码管应显示来自CLOCK0的频率。