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计算机学院专业班__组、学号姓名协作者______________教师评定_________________实验题目基于Libero的数字逻辑设计仿真及验证实验1、熟悉EDA工具的使用；仿真基本门电路。2、仿真组合逻辑电路。3、仿真时序逻辑电路。4、基本门电路、组合电路和时序电路的程序烧录及验证。5、数字逻辑综合设计仿真及验证。1实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。4、提交针对基本门电路的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、门电路．．．模块及测试平台代码清单注：文件命名要求。工程（project）名要求：学号末4位+下划线+BasGate，例如陈静（3212005896）的工程名为“5896_BasGate”。设计代码文件名1：要求同上，即“5896_BasGate.v”。测试平台文件名：自己定义。（1）//模块一：2输入与门、或门、与非、或非、异或门各一，输入信号（1位A，1位B），输出信号（Y1,Y2,Y3,Y4,Y5）modulegates_1(A,B,Y1,Y2,Y3,Y4,Y5);inputA,B;outputY1,Y2,Y3,Y4,Y5;assignY1=A&B;2assignY2=A|B;assignY3=~(A&B);assignY4=~(A|B);assignY5=A^B;endmodule（2）//模块二：6个非门（同74HC04）modulegates_2(A,Y);input[1:6]A;output[1:6]Y;assignY=~A;endmodule（3）测试平台代码`timescale1ns/1nsmoduletestgates_1();regA,B;wireY1,Y2,Y3,Y4,Y5;gates_1v1(A,B,Y1,Y2,Y3,Y4,Y5);initialbeginA=0;B=0;#10B=1;#10A=1;#10B=0;#10;endendmodulemoduletestgates_2();reg[1:6]A;wire[1:6]Y;gates_2v2(A,Y);initialbeginA=000001;#10A=A1;#10A=A1;#10A=A1;#10A=A1;#10A=A1;endendmodule32、模块一第一次仿真结果（截图．．）。将波形窗口背景设为白色．．，调整窗口至合适大小，使波形能完整显示，对窗口截图．．。后面实验中的仿真使用相同方法处理）模块二第一次仿真结果（截图．．）43、模块一综合结果（截图．．）。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）4、模块一第二次仿真结果（综合后）（截图．．）。回答输出信号是否有延迟，延迟时5间约为多少？延迟约为300ps左右。6、模块一第三次仿真结果（布局布线后）（截图．．）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。延迟时间约为4500ps左右，无竞争冒险。66、模块一布局布线的引脚分配（截图．．）。7、烧录（请老师检查）。2、组合逻辑电路一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。4、74HC85测试平台的测试数据要求：进行比较的A、B两数，分别依次为本人学号的奇数位和偶数位（例如，当学号为3212005896时，A数依次取学号从左到右的奇数位，即数字3、1、0、5、9，B数依次取学号从左到右的偶数位，即数字2、2、0、8、6），验证A、B的比较结果。注意：若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）。5、74HC4511设计成扩展型的，即能显示数字0~9、字母a~f。6、提交针对74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511（任．选一个．．．）的综合、布局布线结果，以及相应的仿真结果。77、完成课堂布置实验的Vierilog代码，并实现综合前仿真。四、实验结果和数据处理1、所有．．模块及测试平台代码清单注：文件命名要求。工程（project）名要求：学号末4位+下划线+comb，例如陈静（3212005896）芯片的工程名为“5896_comb”。设计代码文件，要求每个模块对应一个文件，文件名要求：学号末4位+下划线+芯片名，如74HC148芯片文件命名为“5896_74HC148.v”。测试平台文件名：自己定义。//74HC148代码moduleHC148(EI,I,A,GS,EO);inputEI;input[7:0]I;output[2:0]A;outputGS,EO;reg[2:0]A;regGS,EO;integerj;always@(EI,I)beginif(EI)begin{A,GS,EO}=5'b11111;endelseif(I==8'b11111111)begin{A,GS,EO}=5'b11110;endelsefor(j=0;j8;j=j+1)beginif(~I[j])beginA=~j;GS=0;EO=1;endendend8endmodule//74HC148测试平台代码`timescale1ns/1nsmoduletest_HC148;regei;reg[7:0]i;wire[2:0]a;wiregs,eo;HC148u1(ei,i,a,gs,eo);initialbeginei=1;#20ei=0;i=8'b11111111;#20i=8'b11111110;#20i=8'b11111101;#20i=8'b11111011;#20i=8'b11110111;#20i=8'b11101111;#20i=8'b11011111;#20i=8'b10111111;#20i=8'b01111111;endendmodule//74HC138代码moduleHC138(E1,E2,E3,A,Y);inputE1,E2,E3;input[2:0]A;output[7:0]Y;reg[7:0]Y;integerI;always@(E1,E2,E3,A)beginif(E1==1||E2==1||E3==0)Y=8'b11111111;elseY=1'b1A;endendmodule//74HC138测试平台代码moduletest_HC138;rege1,e2,e3;9reg[2:0]a;wire[7:0]y;HC138u2(e1,e2,e3,a,y);initialbegina=0;repeat(20)#20a=$random;endinitialbegine1=1;#10e2=1;#10e3=0;#10e1=0;#10e2=0;#10e3=1;endendmodule//74HC153代码moduleHC153(S,I1,I2,E1,E2,Y1,Y2);input[1:0]S;input[3:0]I1;input[3:0]I2;inputE1,E2;outputY1,Y2;regY1,Y2;always@(S,I1,I2,E1,E2)beginif(E1)Y1=0;elseY1=I1[S];if(E2)Y2=0;elseY2=I2[S];endendmodule//74HC153测试平台代码moduletest_HC153;reg[1:0]s;reg[3:0]i1;10reg[3:0]i2;rege1,e2;wirey1,y2;HC153u3(s,i1,i2,e1,e2,y1,y2);initialbegine1=1;e2=1;#15e1=0;e2=0;endinitialbegins=0;i1=0;i2=0;#10i1=4'b1001;i2=4'b1100;#10s=1;#10s=2;#10s=3;endendmodule//74HC85代码moduleHC85(A,B,I,Q);input[3:0]A,B;input[2:0]I;output[2:0]Q;reg[2:0]Q;always@(A,B)beginif(AB)Q=3'b100;elseif(AB)Q=3'b001;elseif(I[1]==1)Q=3'b010;elseif(I==3'b101)Q=3'b000;elseif(I==0)Q=3'b101;elseQ=I;endendmodule//74HC85测试平台代码moduletest_HC85;11reg[3:0]a,b;reg[2:0]i;wire[2:0]q;HC85u4(a,b,i,q);initialbegini=0;repeat(4)#10i=$random;endinitialbegina=3;b=1;#10a=1;b=4;#10a=0;b=0;#10a=6;b=1;#10a=5;b=9;endendmodule//74HC283代码moduleHC283(CIN,A,B,COUT,S);inputCIN;input[3:0]A,B;outputCOUT;output[3:0]S;regCOUT;reg[3:0]S;always@(CIN,A,B)begin{COUT,S}=CIN+A+B;endendmodule//74HC283测试平台代码moduletest_HC283;regcin;reg[3:0]a,b;wirecout;wire[3:0]s;HC283u5(cin,a,b,cout,s);12initialbegincin=0;repeat(20)#15cin=$random;endinitialbegina=0;repeat(20)#10a=$random;endinitialbeginb=0;repeat(20)#10b=$random;endendmodule//74HC4511代码moduleHC4511(LE,BI,LT,A,Y);inputLE,BI,LT;input[3:0]A;output[6:0]Y;reg[6:0]Y;always@(LE,BI,LT,A)beginif(!LT)Y=7'b1111111;elseif(!BI)Y=0;elseif(LE)Y=Y;elsecase(A)4'd0:Y=7'b1111110;//数字按abcdefg顺序4'd1:Y=7'b0110000;4'd2:Y=7'b1101101;4'd3:Y=7'b1111001;4'd4:Y=7'b0110011;4'd5:Y=7'b1011011;4'd6:Y=7'b1011111;4'd7:Y=7'b1110000;134'd8:Y=7'b1111111;4'd9:Y=7'b1111011;4'd10:Y=7'b1110111;4'd11:Y=7'b0011111;4