第4章-组合逻辑电路-(1)

14组合逻辑电路4.1组合逻辑电路的分析4.1.1写出如图题4.1.1所示电路对应的真值表。解：（1）根据图题4.1.1（a）所示的逻辑图，写出其逻辑表达式，并进行化简和变换得LABABBCCABABBCCABABBCBAC根据上述逻辑表达式列出真值表如表题解4.1.1（a）所示。（2）根据图题4.1.1（b）所示的逻辑图，写出逻辑表达式，并进行化简和变换得2()LABCABCABCBC12()()0LLABCABCBCABCABCBCABC1根据上述逻辑表达式列出真值表，如表题解4.1.1（b）所示。24.1.2组合逻辑电路及输入波形（A、B）如图题4.1.2所示，试写出输出端的逻辑表达式并画出输出波形。解：由逻辑电路写出逻辑表达式LABABAB首先将输入波形分段，然后逐段画出输出波形。当A、B信号相同时，输出为1，不同时，输出为0，得到输出波形，如图题解4.1.2所示。4.1.4试分析图题4.1.4所示逻辑电路的功能。解：组合逻辑电路的分析步骤是，首先由逻辑电路写出逻辑表达式，然后根据逻辑表达式列出真值表，再由真值表判断逻辑功能。由逻辑电路写出逻辑表达式()()LACD3列出真值表，如表题解4.1.4所示。由真值表可知，输入奇数个1（或0），输出L=1，输入偶数个1（或0），输出L=0.该电路为奇校电路。4.1.5逻辑电路如图题4.1.5所示，试分析其逻辑功能。解：根据组合逻辑电路的分析步骤（1）由逻辑电路写出输出与输入的逻辑表达式1LABAB2()()LABABABABABAB3LABAB(2)列出真值表，如表题解4.1.5所示。4由真值表可知，当A＞B，L1=1，L2=L3=0；当A＜B，L3=1，L1=L2=0；当A=B，L2=1，L1=L3=0。该逻辑电路为1位数值比较器。4.1.6试分析图题4.1.6所示逻辑电路的功能。解：根据组合逻辑电路的分析步骤，首先写出逻辑表达式()()OiiiiSABCCABCABABCABABACBC根据逻辑表达式列真值表，如表题解4.1.6所示。该电路为1位数全加器。A、B为被加数及加数，iC为低位进位，S为和，CO为高位进位。4.1.7分析图题4.1.7所示逻辑电路的功能。5解：由逻辑电路写出表达式000000111001111100()SABCABSABABCABABAB列出真值表，如表题解4.1.7所示。由逻辑表达式和真值表可判断该电路是2位数全加器。A1A0、B1B0分别为2位被加数及加数，S1、S0为和，C0为A0、B0相加向高位的进位，C1为A1、B1及C0相加向更高位的进位。4.1.8分析图题4.1.8所示逻辑电路的功能。6解：按照组合逻辑电路的分析步骤进行。（1）根据逻辑电路可写出各输出端的逻辑表达式，并直接进行化简和变换。4321LABCABCLBCBCBCBCLCLDFABACABAC（2）列写真值表，如表题解4.1.8所示。（3）确定逻辑功能。分析真值表可知，当ABCD所表示的二进制数小于或等于9时，输7出L4L3L2L1为对应输入的十进制数9的补码。例如，对十进制数8求9的补码为9－8=1。同时标志位F输出为0。当输入的二进制数大于9时，输出与输入已不是上述的逻辑关系，并且标志位F输出为1，说明此事电路输出的是伪码。这个电路逻辑功能是计算十进制数9的补码。4.2组合逻辑电路的设计4.2.1试用2输入与非门设计一个3输入的组合逻辑电路。当输入的二进制码小于3时，输出为0；输入大于等于3时，输出为1。解：根据组合逻辑的设计过程，首先确定输入、输出变量、列出真值表，由卡诺图化简得到与或式，然后根据要求对表达式进行变换，画出逻辑图。（1）设输入变量为A、B、C，输出变量为L，根据题意列真值表，如表题解4.2.1所示。（2）由卡诺图化简，如图题解4.2.1（a）所示，经过变换得到逻辑表达式为LABCABC（3）用2输入与非门实现上述逻辑表达式，如图题解4.2.1（c）所示。4.2.2试设计一个4位的奇偶校验器，即当4位数种有奇数个1时输出为0，否则输出为1.可以采用各种逻辑功能的门电路来实现。解：（1）按照组合逻辑电路的设计步骤，设4个输入为A、B、C、D，输出为L。当ABCD中有奇数个1，输出L=0；当ABCD有偶数个1或没有1，输出为L=1，由此列出真值表，如表题解4.2.2。8（2）由真值表画出卡诺图，如图题解4.2.2（a）所示。（3）由卡诺图写出逻辑表达式，并进行变换得()()()()()()()()()()()()()()LABCDABCDABCDABCDABCDABCDABCDABCDABCDCDABCDCDABCDCDABCDCDABCDABCDABCDABCDABABCDABABCDABCDABCDABCD（4）由逻辑表达式可见，用异或门可以简化逻辑电路，因此，由异或门和非门构成的逻辑电路，如图题解4.2.2（b）所示。4.2.4试设计一可逆的4位码转换电路。当控制信号C=1时，它将8421码转换为格雷码；C=0时，它将格雷码转换为8421码。可以采用任何门电路来实现。解：（1）设X3、X2、X1、X0分别为4个输入信号，Y3、Y2、Y1、Y0分别为4个输出信号，根据题意列出真值表，如表题解4.2.4所示。当C=1时，输入X3X2X1X0作为8421码，对应的输出g3g2g1g0为格雷码；当C=0时，输入X3X2X1X00则作为格雷码，对应的输出b3b2b1b0为8421码。注意，此事X3X2X1X0作为格雷码的排列顺序不是按照它所对应的十进制数递9增顺序，而是按照8421码的递增顺序排列。（2）分别画出C=1和C=0时各输出函数的卡诺图，如图题解4.2.4（a）所示。10（3）由卡诺图可求得各输出逻辑表达式。若同时考虑C变量，当C=1时，有33232323212121210101010()()()()()()gXCgXXXXCXXCgXXXXCXXCgXXXXCXXC当C=0时，有3323232321321321321321323213232132132132103210()()()()()()()()()bXCbXXXXXXCbXXXXXXXXXXXXCXXXXXXXXXXCXXXXXXCXXXCbXXXXC将上述两组方程合并，得到总的输出逻辑表达式333333222323232111213212121()()()()()()YgbXCXCXYgbXXCXXCXXYgbXXCXXXCXXCYXC展开且重新组合，得1122122000011()()()YXCXCYXCXCYYgbXCXCY11由此可画出与非门和异或门实现的逻辑电路，如图题解4.2.4（b）所示。4.2.5试设计一组合逻辑电路，能够对输入的4位二进制数进行求反加1的运算。可以采用任何门电路来实现。解：（1）设输入变量为A、B、C、D，输出变量L3、L2、L1、L0，由题意列真值表，如表题解4.2.5所示。(2)由真值表画卡诺图，如图题解4.2.5（a）所示。12(3)由卡诺图可求得各输出逻辑表达式。3210()()LABACADABCDABCDLBCBDBCDBCDLCDCDCDLD根据上述表达式用或门和异或门实现逻辑电路，如图题解4.2.5（b）所示。4.2.6某足球评委会由一位教练和三位球迷组成，对裁判员的判罚进行表决。当满足以下条件时表示同意：有三人或三人以上同意，或者有两人同时同意，但其中一人是教练。试用2输入与非门设计该表决电路。解：（1）设一位教练和三位球迷分别用A和B、C、D表示，并且这些输入变量为1时表示同意，为0表示不同意。输出L表示表决结果，L为1时表示同意判罚，为0表示不同意。由此列出真值表，如表题解4.2.7所示。（2）由真值表画卡诺图，如图题解4.2.7（a）所示。由卡诺图化简得13L=AB+AC+AD+BCD由于规定只能用2输入与非门，将上式变换为两变量的与非-与非运算式LABACADBCDABACADBCD（1）根据L的逻辑表达式，画出由2输入与非门组成的逻辑电路，如图题解4.2.7（b）所示。4.2.7设计一2位二进制数相加得逻辑电路，可以用任何门电路实现。提示：101010AABBSSA1、A0和B1、B0分别为被加数和加数，S1、S0为相加的和，C1为进位位。解：设A1、A0和B1、B0分别为2位数加法的被加数和加数。S1、S0为2位数加法的和，C1为向更高位的进位。由此列出真值表，如表题解4.2.8所示。14由真值表可得卡诺图，如图题解4.2.8（a）所示。由卡诺图可得S1、S0、C1的简化逻辑表达式15111011011011011001100011110111100111111000011110000111100000000011110010011()()()()()()()()()SABAABBABAABBABABABABAABABBABABABABABABABABABABABABABABABSABABABCABAABBABAB0011()ABAB由逻辑表达式可以画出逻辑图，如图题解4.2.8（b）所示。4.2.9某雷达站有三部雷达A、B、C，其中A和B功率消耗相等，C的功率是A的2倍。这些雷达由2台发电机X和Y供电，发电机X的最大输出功率等于雷达A的功率消耗，发电机Y的最大功率等于雷达X的3倍。要求设计一个逻辑电路，能够根据雷达的起动和关闭信号，以最节约得方式起、停发动机。解：设雷达A、B、C起动为1，关闭为0，发电机X、Y起动为1，停止为0。由题意可知，当A或B工作时，只需要X发电；A、B、C同时工作时，需要X和Y同时发电；其他情况只需要Y发电。由此列出真值表，如表题解4.2.9所示。由真值表可画出卡诺图，如图题解4.2.9（a）所示。由卡诺图可得简化逻辑表达式XABCABCABCYABC由逻辑表达式，可画出与、或、非门构成的逻辑电路，如图题解4.2.9（b）所示。164.3.10有一水箱由大、小两台水泵ML和MS供水，如图P3.4所示。水箱中设置了3个水位检测元件A、B、C。水面低于检测元件时，检测元件给出高电平；水面高于检测元件时，检测元件给出低电平。现要求当水位超过C时水泵停止工作；水位低于C点而高于B点时MS单独工作；水位低于B点而高于A点时ML单独工作；水位低于A点时ML和MS同时工作。试用门电路设计一个控制两台水泵的逻辑电路，要求电路尽量简单。真值表中的CABC,BA,CBA,CBA为约束项，利用卡诺图[图3.4(a)]化简后得到BMCBAMLS)0,1,(MS状态表示停止状态表示工作的LM逻辑图如图A3.4(b)174.4若干典型的组合逻辑集成电路4.4.1优先编码器CD4532的输入端I1=I2=I3=1，其余输入端均为0，试确定其输出Y2Y1Y0。解：优先编码器CD4532除数据输入端Ii外，还有输入使能端EI，由于EI=0，根据其功能表可知，使能端EI没有加有效信号，所以，Y2Y1Y0=000。4.4.2试用与非门设计一4输入的优先编码器，要求输入、输出及工作状态标志均为高电平有效。列出真值表，画出逻辑图。解：设输入I0、I1、I2、I3，输出及工作状态标志分别为Y0、Y1和GS，根据题意列出真值表，如表题解4.4.2所示。由真值表可以得出该优先编码器的逻辑表达式，并写出与非﹣