清华大学数字大规模集成电路06-组合逻辑1

2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第1页组合电路与时序电路组合电路与时序电路Output=f(In)第五章组合逻辑组合电路OutIn组合逻辑电路InOutput=f(In,PreviousIn)时序电路Out状态组合逻辑电路静态静态CMOSCMOS电路电路（1）在每一时间（除切换期间）每个门的输出总是通过低阻连至VDD或Vss（2）静态时门的输出值总是由电路所实现的布尔函数决定（3）不同于动态电路：动态电路把信号值暂时存放在高阻抗电路节点电容上2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第2页第一节第一节静态互补静态互补CMOSCMOS电路电路（PUN和PDN是对偶的逻辑网络）VDDF(In1,In2,…InN)In1In2InNIn1In2InNPUNPDN仅PMOS仅NMOS……PUP是PDN的对偶（DeMorgan’s定理）BABA=+BAAB+=互补逻辑门是“反相”的：AND＝NAND＋INV2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第3页阈值损失阈值损失VDDVDD→0PDN0→VDDCLCLPUNVDD0→VDD-VTnCLVDDVDDVDD→|VTp|CLSDSDVGSSSDDVGS2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第4页衬底（体）效应（BodyEffect）2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第5页不对称逻辑门（SkewingGate）不同的上升和下降时间有利于H至L过渡有利于L至H过渡2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第6页棍棒图棍棒图（（StickDiagramsStickDiagrams））不含具体尺寸只代表晶体管的相对位置InOutVDDGND反相器AOutVDDGNDBNAND22004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第7页CC••(A+B)(A+B)的两种版图画法的两种版图画法ABCXVDDGNDXCABVDDGNDCABX=C•(A+B)BACijjVDDXXiGNDABCABC一致的一致的EulerEulerPathPath2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第8页输入图形影响延时输入图形影响延时‰延时与输入的图形有关‰低至高过渡ƒ两个输入均变为低时–延时为0.69Rp/2CL‰一个输入变为低时ƒ延时为0.69RpCL‰高至低过渡ƒ两个输入同时变为高–延时为0.692RnCLCLBRnARpBRpARnCint2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第9页延时与输入图形有关延时与输入图形有关-0.500.511.522.530100200300400A=B=1→0A=1,B=1→0A=1→0,B=1时间[ps]电压[V]NMOS=0.5µm/0.25µmPMOS=0.75µm/0.25µmCL=100fF81A=1→0,B=180A=1,B=1→045A=B=1→061A=0→1,B=164A=1,B=0→167A=B=0→1延时(psec)输入数据图形6962503576572004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第10页确定一个复合门晶体管的尺寸确定一个复合门晶体管的尺寸OUT=D+A•(B+C)DABCDABC1222448863662004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第11页扇入的影响扇入的影响DCBADCBACLC3C2C1分布RC模型(Elmore延时)tpHL=0.69Reqn(C1+2C2+3C3+4CL)传播延时在最坏情况下与扇入数的平方成正比，因此延时迅速加大。接近输出端处的电容影响较大2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第12页ttpp与扇入有关与扇入有关025050075010001250246810121416tp(psec)fan-in应当避免使门的扇入大于4tpHLquadraticlineartptpLHDCBADCBACLC3C2C12004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第13页ttpp与扇出有关与扇出有关246810121416tpNOR2tp(psec)等效fan-out所有的门都具有相同的驱动电流。tpNAND2tpINV斜率与“驱动强度”有关2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第14页ttpp与扇入及扇出的关系与扇入及扇出的关系‰与扇入的关系:平方关系（因为电阻和电容同时增加）‰与扇出的关系:每一个附加的扇出在CL上增加了两个（晶体管）栅电容。tp=a1FI+a2FI2+a3FO2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第15页‰加大晶体管的尺寸ƒ只要fan-out电容仍然占主要部分设计快速的复合门设计快速的复合门::（设计技术（设计技术11））使晶体管较宽使C（扩散电容、栅电容）但侧壁（sidewall）电容可能保持不变因此有可能改善，但不是线性！2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第16页‰依次逐个改变晶体管尺寸InNCLC3C2C1In1In2In3M1M2M3MN分布RC线M1M2M3…MN（最靠近输出端的晶体管尺寸最小）可以使延时减少20%以上;但随工艺特征尺寸的减小，这种方法的收益也在减小。2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第17页举例：多米诺CMOS中NMOS器件的尺寸逐渐减小2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第18页设计快速的复合门设计快速的复合门::（设计技术（设计技术22））‰优化晶体管的次序C2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CL关键路径关键路径充着电10→1充着电充着电1延时由CL,C1和C2的放电时间决定110→1充着电已放电已放电延时由CL的放电时间决定2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第19页‰改变逻辑结构F=ABCDEFGH设计快速的复合门设计快速的复合门::（设计技术（设计技术33））2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第20页2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第21页‰插入缓冲器将扇入与扇出隔离CLCL设计快速的复合门设计快速的复合门::（设计技术（设计技术44））2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第22页‰减少电压摆幅ƒ使延时线性地下降ƒ同时也降低了功耗‰但下一级门必然会慢!‰或者要求在接收端采用“灵敏放大器”以恢复信号电平（如在存储器设计中）tpHL=0.69(3/4(CLVDD)/IDSATn)=0.69(3/4(CLVswing)/IDSATn)设计快速的复合门设计快速的复合门::（设计技术（设计技术55））2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第23页‰对偶拓扑，n个输入端的门需要2n个管；‰设计快，可综合，可实现所有的逻辑功能‰逻辑电平与器件的相对尺寸无关，即“无比逻辑”；‰从电源到地全摆幅，鲁棒性好、噪声容限大；（但它也会产生高的噪声）改变电源电压可提高噪声容限或降低功耗；‰稳态时总存在一条路径通向Vdd或Gnd；低输出阻抗；‰极高的输入电阻，稳态输入电流几乎为零；输入电容由PMOS和NMOS组成；‰稳态时在电源和地之间无直接通路;无静态功耗；‰传播延时与负载电容及晶体管的电阻有关；输出的上升下降时间不同，改变尺寸可调整开关阈值或晶体管电阻，可使上升下降时间接近；‰NAND、NOR门较快，MUX、XOR较慢‰延时与扇出和扇入数有关：（FI4时延时显著增加）互补互补CMOSCMOS特点特点)(()(3221)FOFIFIaaatp++=2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第24页优化性能不同层次的优化/选择：（1）选择工艺CMOS、双极型、BiCMOS、GaAs、超导（2）逻辑级优化逻辑深度、电路拓扑、扇出、门的复杂性（3）电路优化逻辑类型、晶体管尺寸（4）物理级优化实现选择、版图策略（5）布（连）线是关键2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第25页逻辑级优化逻辑深度或技术：重组结构、流水线、重定时、工艺映射现已有很好的逻辑综合工具2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第26页电路拓扑最迟到达技术：去除公共的子表达式可从树结构或输出端开始2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第27页通过工艺映射优化性能不同的覆盖在关键路径上采用FI（Fan-in）少的模块与单元库的组成有关2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第28页电路优化方法：将逻辑门（以及电路）模拟成R、C以及L的电路（网络）不同层次的模型：（1）仅器件的电阻（dc）（2）器件电阻和电容（低频）（3）器件电阻、器件电容、以及布线电容（中频）（4）器件电阻、器件电容、布线电容，以及布线电阻（高频）（5）器件电阻、器件电容、布线电容，布线电阻，以及布线电感（最高频率）2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第29页确定逻辑链路径中各级的尺寸以优化路径速度确定逻辑链路径中各级的尺寸以优化路径速度‰一条逻辑路径的输入电容往往是确定的‰这条逻辑路径的末端必须驱动的电容也是确定的‰例如:在Intel微处理器中ALU的负载为0.5pF‰问题：如何确定ALU数据路径的尺寸来达到最快？‰我们已经解决了反相器链情形时的这个问题，我们能否使之一般化把它推广到任何类型逻辑门的情形中？逻辑链的速度优化2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第30页CLInOut()()⎟⎠⎞⎜⎝⎛+=⎟⎟⎠⎞⎜⎜⎝⎛+==+=+=γfCRCCCCCRCCCRCCRteqginginLeqLeqLeqp169.0169.0169.069.0intintintintintint每一级反相器的延时均具有如下形式：SRRuniteq=CSCunit=int)1(int≈=γγCCginCgin其中为反相器输入栅电容为等效扇出CCfginL=CRCRtunituniteqp69.069.0int0==为本征延时反相器链的尺寸优化（漏端扩散电容0)≠回顾一下：2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第31页缓冲器的情形缓冲器的情形对于给定的N:Ci+1/Ci=Ci/Ci-1找到的N:Ci+1/Ci~4问题：如何将此一般化到任何逻辑路径?CLInOut12N()()⎟⎟⎠⎞⎜⎜⎝⎛+=⎟⎟⎠⎞⎜⎜⎝⎛+==+=+=γftCCCCCRCCCRCCRtpginginLeqLeqLeqp1169.0169.069.00intintintintint为此，我们引入“逻辑努力”（LogicEffort）的方法2004－10－20清华大学微电子所《数字大规模集成电路》周润德第六章（1）第32页逻辑努力（逻辑努力（LogicalEffortLogicalEffort））将所有的时间归一化（归一至反相器的本征延时），即p–本征延时本征延时与门的类型有关，但它与门的尺寸（晶体管宽度）无关g–逻辑努力（logicaleffort）逻辑努力（Logicaleffort）是对于给