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JESD79-4第2章DDR4SDRAM引脚描述信号名方向功能描述CK_t,CK_cInput差分时钟输入。所有的地址、控制信号都是通过CK_t的上升沿与CK_C的下降沿进行采样的CKE,(CKE1)Input时钟使能：CKE为高电平时，启动内部时钟信号、设备输入缓冲以及输出驱动单元。CKE低电平时则关闭上述单元。当CKE为低电平时，可使设备进入PRECHARGEPOWERDOWN、SELF-REFRESH以及ACTIVEPOWERDOWN模式。CKE与SELFREFRESH退出命令是同步的。在上电以及初始化序列过程中，VREFCA与VREF将变得稳定，并且在后续所有的操作过程中都要保持稳定，包括SELFREFRESH过程中。CKE必须在读写操作中保持稳定的高电平。在POWERDOWN过程中，除CK_t，CK_c，ODT以及CKE以外的所有输入缓冲都是关闭的。在SELFREFRESH过程中，出CKE以外的所有输入缓冲都是关闭的。CS_n,(CS1_n)Input片选信号：当CS_n锁存为高电平时，所有的命令都被忽略。在多Rank的系统中，CS_n信号可用来选择外部Rank，且此信号还颗作为命令编码的一部分。C0,C1,C2InputCHIPID：在通过TSV实现的2\4\8层高的3DS堆栈元件系统中，此信号用来选择每一个slice。CHIPID可以作为命令编码的一部分。ODT,(ODT1)Input片上终结电阻：ODT信号可使能DDR4SDRAM内部的RTT_NOM终结电阻。在x8配置中，ODT仅对每个DQ、DQS_t、DQS_c以及DM_n\DBI_n\TDQS_t\NU\TDQS_c有用。在x16配置中，ODT仅对DQ、DQSU_t、DQSU_c、DQSL_t、DQSL_c、DMU_n以及DML_n有用。当MR1寄存器中禁止RTT_NOM时，ODT信号将不起作用。ACT_nInput激活命令输入：此信号有效代表有一个激活命令输入，同时需要CS_n信号有效。此信号有效时，RAS_n\CAS_n\WE_n将作为行地址的A16\A15\A14来使用。RAS_n\A16，CAS_n\A15，WE_n\A14Input命令输入：此组命令与CS_n可构成当前命令的输入编码，有多重含义。例如，当ACT命令时，即ACT_n信号为低电平，这三个信号作为地址线使用，而当非ACT命令时，即ACT_n信号为高电平，这三个信号作为命令编码使用，例如读、写等其他命令操作都可通过这三个信号组合实现。DM_n/DBI_n/TDQS_t,(DMU_n/DBIU_n),(DML_n/DBIL_n)Input/Output数据掩码以及数据总线倒置：DM_n信号是作为写数据的掩码信号，当DM_n信号为低电平时，写命令的输入数据对应的位将被丢弃。DM_n在DQS的两个条边沿都采样。同时，在MR5中的A10，A11，A12可选择此信号是DM_n还是DBI。在x8设备中，MR1的A11可控制此信号是DM或者TDQS。DBI_n为低电平时，DDR4SDRAM会将数据进行翻转存储以及输出，反之，DBI_n为高电平时，则不会翻转数据。TDQS仅支持x8设备。BG0，BG1InputBank组输入：BG0-BG1可以选择当前的ACT、RD、WRT或是PRE命令是对哪一个Bank组进行操作。在MRS命令中，BG0也参与模式寄存器的选择。在x4、x8系统中，有BG0与BG1，而x16系统中，仅有BG0。A0-A17Input地址总线：在ACT命令中作为行地址，在读写命令中作为列地址，从而可定位到存储阵列中的确定位置。(A10/AP,A12/BC_n,RAS_n/A16,CAS_n/A15与WE_n/A14可作为额外的地址总线使用。在MRS命令中，地址总线还作为操作码使用，即写入模式寄存器的值。A17仅在x4系统中可用。A10/APInput自动刷新：此位可控制在完成读写操作好是否进行自动刷新操作，高电平为开启自动刷新，低电平为关闭自动刷新。在PRE命令中，A10为还可作为是否进行全bank操作的开关。如果仅有一个bank进行刷新，则由bank地址来确定哪个bank来进行操作。A12/BC_nInputBurst选择：在选择On-The-Fly时，此位作为Burst长度的选择信号。具体细节参考命令真值表。RESET_nInput低电平有效的异步复位：当此信号为低电平时，设备的复位开启，反之亦然。在普通的操作中，此信号必须为高电平。此信号为轨到轨的CMOS类型的信号，DC高低电平分别为VDD的80%与20%。DQInput\Output数据输入、输出：双向数据总线。若模式寄存器中使能了CRC功能，那么在数据burst结束时就会附加一段CRC码。若MR4中的A4为高电平，那么在测试中DQ0-3中的任何一根DQ信号都可以代表VREF的电平。具体哪些数据线是已使用的需要参考供应商的数据手册。DQS_t,DQS_c,DQSU_t,DQSU_c,DQSL_t,DQSL_cInput\Output数据选通信号：输入时与写数据同时有效，输出时与读数据同时有效。与读数据时边沿对齐的，但是跳变沿位于写数据的中心。在x16系统中，DQSL对应到DQL0-7；DQSU对应到DQU0-7；DQS_t,DQSL_t与DQSU_t分别与DQS_c,DQSL_c,与DQSU_c,对应为差分信号对。DDR4SDRAM仅支持选通信号为差分信号，不支持单根信号的数据选通信号。TDQS_t,TDQS_cOutput终端数据选通：TDQS_t\TDQS_c仅在x8系统中应用。当MR1寄存器中的A11为高电平时，DRAM就会使能相似终端阻抗（sameterminationresistance）功能，同时TDQS_c与TDQS_t将会应用与DQS_t\DQS_c。当MR1寄存器中的A11为低电平时，DM\DBI\TDQS将会作为数据掩码或数据总线翻转功能使用，且A11、A12、A10与TDQS_c都不会使用。在x4与x16DRAM中TDQS必须是禁止的，也就是MR1寄存器中的A11为永远为低电平。PARInput命令与地址总线奇偶校验输入：DDR4SDRAM是支持奇偶校验的。一旦MR5被使能，DRAM将计算ACT_n,RAS_n/A16,CAS_n/A15,WE_n/A14,BG0-BG1,BA0-BA1,A17-A0的奇偶性。以上所有的输入的奇偶性都应该在时钟的上升沿与CS_n为低电平时保持住。ALERT_nInput\Output警示：此信号可代表DRAM中产生的多种错误，例如CRC校验错误，命令与地址的奇偶校验错误等。当出现CRC错误时，在对应的周期中此信号将变成低电平，然后重新恢复成高电平。在奇偶校验错误时，在对应的命令周期中将变成低电平，在内部，当DRAM内部的操作周期完成时，此信号就会恢复成高电平。在连通性测试中，此信号在输入状态下工作，但是是否使用此信号，取决于整个系统的规划。若此信号没有使用，则需要再板上将此信号连接至VDD。TENInput连通性测试使能：在x16系统中需要，但是在x4与x8系统中是仅在8Gb颗粒中需要。此信号为高电平时，其他所有的引脚都将进入连通性测试模式。此信号为轨到轨的CMOS类型的信号，DC高低电平分别为VDD的80%与20%。是否使用此信号，取决于整个系统的规划。但是此引脚在DRAM内部是通过一个若下拉电阻下拉至VSS的。NC无电气连接。VDDQSupplyDQ供电：1.2V+/-0.06VVSSQSupplyDQ地VDDSupply核心供电：1.2V+/-0.06VVSSSupply核心地VPPSupplyDRAM激活供电：2.5V（最小2.375V，最大2.75V）VREFCASupplyCA参考电压ZQSupplyZQ校准参考电阻NOTE输入引脚（BG0-BG1,BA0-BA1,A0-A17,ACT_n,RAS_n/A16,CAS_n/A15,WE_n/A14,CS_n,CKE,ODT,andRESET_n)不支持终结电阻。