数字电子技术基础简明教程课件第4章-触发器

(4-1)肖合九教授数字逻辑电路(4-2)第4章触发器(4-3)第4章触发器概述4.1基本触发器4.2同步触发器4.3边沿触发器4.4触发器的电气特性(4-4)概述数字电路：分组合逻辑电路和时序逻辑电路两大类。组合逻辑电路的基本单元是门电路。时序逻辑电路的基本单元是触发器。一、对触发器的基本要求1、具有两个能自行保持的稳态——0状态和1状态（0状态和1状态表征触发器的存储内容）2、能够接收、保存和输出信号，即外加触发信号时，电路的输出状态可以翻转；在触发信号消失后，能将获得的新态保存下来。二、触发器的现态和次态现态Qn——触发器接收输入信号之前的状态次态Qn+1——触发器接收输入信号之后的状态（现态Qn和次态Qn+1的逻辑关系是研究触发器工作原理的基本问题）(4-5)从电路结构不同分1、基本触发器2、同步触发器3、边沿触发器从逻辑功能不同分1、RS触发器2、JK触发器3、D触发器4、T触发器5、T’触发器三、触发器的分类触发器基本触发器同步触发器边沿触发器输入信号直接加到输入端，是触发器的基本电路结构，是构成其他类型触发器的基础。输入信号经过控制门输入，控制门受时钟信号CP控制。只在时钟信号CP的上升沿或下降沿时刻，输入信号才能被接收。(4-6)4.1基本触发器4.1.1用与非门组成的基本触发器信号输入端低电平有效一、电路组成和逻辑符号用两个与非门交叉连接构成电路组成逻辑符号有两个输出端，一个无小圆圈，为Q端，一个有小圆圈，为Q端。两个互补的输出端1状态：Q＝1、Q＝00状态：Q＝0、Q＝1QSQQRQ(4-7)SRQQ&&SRQ1001100①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。R端称为触发器的置0端或复位端。二、工作原理(4-8)SRQQ&&0110②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。S端称为触发器的置1端或置位端。Q100SR011(4-9)③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。SRQQ&&1110SRQQ&&1101Q100011SR11不变(4-10)SRQQ&&0011？④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。Q10001111不变SR00不定(4-11)Q=QQQ“保持”Q=0Q=10态“置0”或“复位”(Reset)Q=1Q=01态“置1”或“置位”(Set)Q和Q均为UHR先撤消：1态S先撤消：0态信号同时撤消：状态不定(随机)总结：1RS1、0,1RS2、1,0RS3、0RS4、(4-12)基本RS触发器的特性表1011触发器置010101001触发器保持原状态不变0000×111触发器状态不定×1100101触发器置10100说明Qn＋1RSQn(4-13)基本RS触发器的特性表电路中，输入信号是R、S。当R＝0时R＝1、当R＝1时R＝0；当S＝0时S＝1、当S＝1时S＝0。因此基本RS触发器的特性表又可以表示如下：011100不用不用000001010011100101110111Qn+1RSQn基本RS触发器的简化特性表RSQn+1注00011011Qn10不用保持置1置0不允许(4-14)次态Qn+1的卡诺图特性方程触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式Qn000111100×0011×011RS约束条件01RSQRSQnnSRQn(4-15)状态图描述触发器的状态转换关系及转换条件的图形称为状态图01×1/1×/10/01/①当触发器处在0状态，即Qn=0时，若输入信号＝01或11，触发器仍为0状态；RS②当触发器处在1状态，即Qn=1时，若输入信号＝10或11，触发器仍为1状态；RS若RS＝10，触发器就会翻转成为1状态。若RS＝01，触发器就会翻转成为0状态。(4-16)波形图反映触发器输入信号取值和状态之间对应关系的图形称为波形图RSQQ置1置0置1置1置1保持不允许不定(4-17)RSQQ置0置1置1保持不定保持不允许不允许不允许置0保持当R=S=0的信号同时撤销当R=S=0的信号分时撤销当R=S=0的信号分时撤销1、R=S=0是不允许的，这时Q端和Q端都为高电平，这是一种未定义的状态。2、当R=S=0的信号同时撤销时状态不定。3、当R=S=0的信号分时撤销时，状态决定于后撤销的信号。(4-18)4.1.2用或非门组成的基本触发器输入信号R、S为高电平有效用两个或非门交叉连接构成电路组成两个互补的输出端1状态：Q＝1、Q＝00状态：Q＝0、Q＝1(4-19)或非门组成的基本RS触发器的状态转换表R高电平有效置0S高电平有效置1(4-20)基本RS触发器的特点：主要优点（1）结构简单，仅由两个与非门或者或非门交叉连接构成。（2）具有置0、置1和保持功能，其特性方程为存在问题（1）电平直接控制，即由输入信号直接控制触发器的输出，电路抗干扰能力下降（2）R、S之间存在约束，即两个输入不能同时为高电平。约束条件01RSQRSQnn(4-21)4.1.3集成基本触发器(a)74LS279的引脚图16151413121110974LS27912345678VCC4S4R4Q3SA3SB3R3Q1R1SA1SB1Q2R2S2QGND(b)CC4044的引脚图161514131211109CC404412345678VDD4S4R1Q3R3S3Q2Q4QNC1S1REN2R2SVSSEN＝1时工作EN＝0时禁止1S3S(4-22)作业题P273题4.1(4-23)一、填空题1、按照电路结构和工作特点的不同，将触发器分成()、()和()。2、由与非门构成的基本RS触发器的特征方程为：()；约束条件为：()。3、填写下表所示的RS触发器特性表中的Qn+1。二、选择题1、已知R、S是或非门构成的基本RS触发器输入端，则约束条件为()。⑴RS＝0⑵R+S＝1⑶RS＝1⑷R+S＝02、有1个与非门构成的基本RS触发器，欲使Qn+1＝Qn，则输入信号应为()。⑴S＝0，R＝1⑵S＝R＝1⑶S＝1，R＝0⑷S＝R＝000011011Qn+1RS(4-24)一、填空题1、按照电路结构和工作特点的不同，将触发器分成(基本触发器)、(同步触发器)和(边沿触发器)。2、由与非门构成的基本RS触发器的特征方程为：()；约束条件为：(RS=0)。3、填写下表所示的RS触发器特性表中的Qn+1。二、选择题1、已知R、S是或非门构成的基本RS触发器输入端，则约束条件为(⑴)。⑴RS＝0⑵R+S＝1⑶RS＝1⑷R+S＝02、有1个与非门构成的基本RS触发器，欲使Qn+1＝Qn，则输入信号应为(⑷)。⑴S＝0，R＝1⑵S＝R＝1⑶S＝1，R＝0⑷S＝R＝0nnQRSQ1Qn10不用00011011Qn+1RS(4-25)4.2同步触发器在数字系统中，如果要求某些触发器在同一时刻动作，就必须给这些触发器引入时间控制信号。时间控制信号也称同步信号，或时钟信号，或时钟脉冲，简称时钟，用CP(ClockPulse)表示。CP－控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。具有时钟脉冲CP控制的触发器称为同步触发器，或时钟触发器，触发器状态的改变与时钟脉冲同步。同步触发器：同步RS触发器同步D触发器(4-26)一、电路组成及工作原理1.电路及逻辑符号QG1R&&SQG3R&&SG2G4CP曾用符号QQRSRSCPCP国标符号QQRSRSCPC14.2.1同步RS触发器控制门只有CP=1时，G3、G4导通与非门G1、G2构成基本触发器，与非门G3、G4是控制门，输入信号R、S通过控制门进行传送，CP称为时钟脉冲，是输入控制信号。时钟信号时钟信号(4-27)QG1R&&SQG3R&&SG2G4CP2.工作原理从右上图所示电路可以看出，CP=0时控制门G3、G4被封锁，基本触发器保持原来状态不变。只有当CP＝1时控制门被打开后，输入信号才会被接收，而且工作情况与右下图所示的由与非门构成的基本RS触发器电路没有什么区别。因此，可列出特性表如下。QG1R&&SQG2不用1111不允许不用111001101置00110011011置11101011001保持01000保持Qn0×××注Qn+1CPRSQn(4-28)QG1R&&SQG3R&&SG2G4CP特征方程当CP=01RSnnQQ1保持当CP=1SSCPS1对照由与非门构成的基本RS触发器的逻辑功能也可以得到上式的特征方程。RRCPR1由特性表可列出特征方程如下。从右图所示的电路也可以推导出特征方程。nnQRSQ1约束条件0RSCP=1期间有效(4-29)二、主要特点1.时钟电平控制CP=1期间触发器接收输入信号；CP=0期间触发器保持状态不变。与基本RS触发器相比，对触发器状态的转变增加了时间控制。多个这样的触发器可以在同一个时钟脉冲控制下同步工作，这给用户的使用带来了方便而且由于这种触发器只在CP=1时工作，CP=0时被禁止所以其抗干扰能力也要比基本RS触发器强得多。2.RS之间有约束同步RS触发器在使用过程中，如果违反了RS＝0的约束条件，则可能出现下列四种情况：⑴CP=1期间，若R=S=1，则将出现Q端和Q端均为高电平的不正常情况。⑵CP=1期间，若R、S分时撤销，则触发器的状态决定于后撤销者。(4-30)⑶CP=1期间，若R、S同时从1跳变到0则会出现竞态现象，而竞争结果是不能预先确定的。⑷若R=S=1时CP突然撤销，即从1跳变到0，也会出现竞态现象，而竞争结果是不能预先确定的。RSQQCP不允许不允许不允许(4-31)一、电路组成及工作原理QG1R&&SQG3R&&SG2G4CP1DDRDS,nnQRSQ1nDQDD（CP=1期间有效）4.2.2同步D触发器在同步RS触发器的基础上，增加了反相器G5，通过它把加在S端的D信号反相后送到了R端。如右图。简化电路：省掉反相器。把G3的输出送到R端。G3的输出为S·CP＝S·1＝S＝D＝R(4-32)1、时钟电平控制，无约束问题在CP=1期间，若D=1，则Qn+1=1；若D=0，则Qn+1=0，即根据输入信号D取值不同，触发器既可以置1，也可以置0。由于电路是在同步RS触发器基础上经过改进得到的，所以约束问题不存在。2、CP=1时跟随，下降沿到来时才锁存CP=1期间，输出端随输入端的变化而变化；只有当CP脉冲下降沿到来时才锁存，锁存的内容是CP下降沿瞬间D的值。二、主要特点(4-33)三、集成同步D触发器1.TTL：74LS375CPDQG1QG3R&&SG2G4111G5RSnnQRSQ1nDQDD+VCC74LS3751D01LE1D12D02LE2D11Q01Q01Q11Q12Q02Q02Q12Q114791215236510111413Q1Q1Q2Q2Q3Q3Q4Q4––––D1CP1、2D2D3CP3、4D4816(4-34)2.CMOS：CC4042CDG1QG3G2G41TGCQTGC111CG5G6CP11CC=1POL0CPCPCPCP1CPCPCP=1保持CP=0DCP=1DCP=0保持POL＝1时，CP＝1有效，锁存的内容是CP下降沿时刻D的值；POL＝0时，CP＝0有效，锁存的内容是CP上升沿时刻D的值。POL是CP极性控制信号。当POL=0时，C=CP、C=CP；当POL=1时，C=CP、C=CP。(4-35)+VCC