中国PCB技术网电子杂志

中国PCB技术网电子杂志月刊NO.2发行日期：23-04-2003星期日前言：近段因为自己的工作很忙，而且自己正在计划更换工作，所以杂志一直是有空就做一点点。也幸亏有论坛的多位热心的朋友投稿才能把杂志的内容慢慢的充实。在此对各位投稿的朋友表示感谢，也希望大家继续支持我们的杂志，支持我们的论坛。对杂志有任何的问题，请email：[e-mail]投稿请email：[e-mail]本期目录：....................................1、一步一步学用powerlogic/powerpcb（连载，建立元件）2、SI高速电路设计之第二章（传输线理论）3、PCB设计基础知识（trojan提供）4、本期特别文章一：PCB设计指引5、本期特别文章二：宇柏林中文教程（TOM－YANG提供）下期目录预告：................................1、一步一步学用powerlogic/powerpcb2、SI高速电路设计（连载，第三章）一、一步一步学用powerlogic/powerpcb之建立元件、参数设置、建立和编辑连线wood原创，连载。Powerlogic建立元件采用数值化和图形化的建库方法，俗称“填表法”。在建立元件时，使用元件封装生成向导（Wizard），在对应的表格里面选择输入输出Pin的类型和其它的一些参数，powerlogic就可以自动生成元件封装。Powerlogic的元件库的结构是：1、逻辑封装（logicdecal），文件的对应后縀是ld3。2、元件类型（parttype），文件的对应后縀是pt3。3、PCB封装（pcbdecal），文件的对应后縀是pd3。4、线（lines），文件的对应后縀是ln3。（备注，上面的文件后縀中的数字随powerlogic/powerpcb版本不同而不同）“Parttype（元件类型）”包含了“LogicDecal=CAEdecal（逻辑封装）”和“PCBDecal（PCB封装）”，在设计里面如果要增加一个新的零件，在增加元件对话框中输入的是元件的“PartTypeName（元件类型名）”，而不是元件的封装名。这一点在powerlogic和powerpcb中都是一样的。这也就是建好一个新的“CAEdecal”或者“PCBdecal”之后一定要建立对应的“Parttype”。如果不这样做则新建的元件将无法调用。CAEdecal只是一种具体的封装形式，不具备任何的电气特性。它是其对应元件类型在设计中的一种实体表现。而元件类型包含了该逻辑封装的电气特性和所有属性的描述。一、建立CAE封装（CAEdecal）CAE封装（CAEdecal）是一个二维线（2DLine）组合符号，代表元件的逻辑功能。建立一个CAEdecal的步骤如下：1、进入建立CAEdecal（逻辑封装）环境：在powerlogic中建立一个CAEdecal并不是直接在绘制原理图的环境中进行，需要进入一个专门的元件封装建立环境，步骤是：a、进入powerlogic，选择主菜单中的tools/tools/parteditor，进入powerlogic的元件编辑器（Parteditor）b、在元件编辑器中选择file/new，在弹出的窗口中有四种类型供选择：（注：右边“Off-pagetype”在编辑状态下有效（打开file菜单然后选择open）（1）、Parttype（元件类型）：建立新的元件类型。（2）、connector（连接器）：建立新的连接器材。（3）、CAEdecal（逻辑封装）：建立新的逻辑封装。（4）、Pindecal（元件脚封装）：建立新类型元件脚。c、选择CAEdecal，然后点击OK，进入CAEDecalEditor，几个字符标记和一个CAE封装原点标记将显示出来。这些标记指示是跟CAE封装有关的对象。这些标记放在CAE封装的位置将影响绘制原理图时候这些标记的相对应的项的位置。CAEDecal原点标记作为在原理图中移动或者放置CAE封装基准点使用，这些标记的意义是：1、REF：参考编号（ReferenceDesignation），比如R1、U1、C1等）2、PartType：元件类型（比如7404、4069等等）3、*FreeLabel：自由标记，比如元件类型的属性（attribute）4、*FreeLabel：另外一个自由标记的位置标示。d、利用封装生成器向导（CAEdecalwizard）家里CAE封装进入建立元件的环境以后，就可以开始建立逻辑封装了。在建立逻辑封装的时候，如果外形为矩形而元件脚排列在两边的标准封装，可以用CAEdecalwizard快速生成。步骤如下：1、点击工具栏中的绘图（Drafting）图标，打开绘图工具盒。2、在绘图工具盒里面选择CAE封装工具（DAEdecalwizard）。3、输入相应的参数，见下图：（注，我抓的图片是powerlogic5的，但是我讲述的是powerlogic3.0的，部分功能有所不同或者增强，但实质还是一样的。）这样一个新的逻辑封装就出现了。由于生成的封装的部分管脚不是我们需要的，我们可以选择工具栏上的删除图标删除那些不需要的管脚。4、如果需要修改某些管脚的类型，我们可以选择工具栏上的terminal图标，然后在打开的工具栏里面选择changepinDecal图标。在弹出的窗口里面选择我们想要的PIN类型，点击OK，然后点击需要修改的PIN就可以了。5、通过以上的操作步骤一个新的逻辑封装就建立好了。点击菜单file/saveas保存新建的封装到指定的CAEdecal库中。e、绘制CAEdecal外形。由于不是所有的逻辑封装都可以用CAEdecalwizard来建立，因此很多时候我们必须手工绘制逻辑封装的外形。请看下面的步骤：1、在工具栏中选择Drafting（绘图）功能图标,2、在打开的绘图工具栏中选择“Create2Dline”（绘制二维线）3、根据自己要绘制的图形选择不同的绘制方式：Polygon（多边形）、circle（圆形）、rectangle（方形）、path（路径，指任意线）；orthogonal（正交方式）、diagonal（曲线，指可以画45度斜线）、anyangle（任意角度）。4、在任意点点击鼠标左键（起点）开始绘制二维图形。如果是多边形就在多边形的每个拐角的地方单击左键，绘制完成双击左键结束绘制。f、添加新的端点（Terminals）上一步画好的二维图形还不是完整的CAE封装，还必须添加Terminal（端点，也就是我们说的元件脚PIN）才构成完整的CAE封装。具体操作如下：1、在工具条中选择Terminal图标，Terminal工具盒出现（注，此时部分按钮是灰色的，这些按钮只能用于元件类型编辑器（Parttypeeditor）。2、选择AddTerminal图标，在弹出的窗口里面选择需要的PIN类型，放置在上面做好的CAE二维图形的适当位置。在不同的位置可能需要单击右键选择rotate90、Xmirror或者Ymirror，添加了端点以后，powerlogic会保持在添加Terminal状态，下一个新的Terminal将继续粘附在光标上。如果添加完毕则按右键取消。如果不喜欢这种一个接一个的添加方式，可以使用步长重复功能（StepandRepeat）快速添加。步骤是：a、放置一个Terminal，右键，在弹出的菜单里面选择StepandRepeat（见左图），则会弹出新的StepandRepeat窗口。b、在弹出的窗口里面输入相应的参数，具体说明如下：1、Direction（方向）：选择重复放置的方向（up上，down下，left左，right右）2、Count（数目）：需要重复放置的端点（PIN）数目。3、Distance（间距）：重复放置的端点的间距。输入上面的参数以后可以按preview按钮进行浏览，满足要求以后按OK按钮，系统将按照设定自动放置各个端点。f、保存CAE封装（CAEDecal）。按照上面的步骤建立好相应的CAEdecal以后，就可以把该CAEdecal保存到库里面了。步骤是：1、选择菜单的file……saveas，这是弹出保存项目到库内（saveitemtolibrary）对话框。在Library选项下面选择想要存储的元件库（系统默认是user库），在nameof选项下面输入封装的名字，然后选择OK按钮确定。则做好的封装就保存到指定的元件库里面了。备注：如果输入的封装名字在选择的元件库中已经存在，则选择ok覆盖原来的同名封装，按cancel取消。后记：建立元件基本已经讲完了，本来计划这一期还要讲述参数设置和建立和编辑连线的，因为这段时间实在是太忙，自己又在准备更换工作，因此只有在下一期中慢慢讲述了。请大家谅解。二、SI高速电路设计之传输线理论连载，阿鸣原创，第二章第二章传输线理论所谓传输线,广义上就是指电流和电压在时间t和空间z上的电磁信号或者功率传输线。在电路分析中，由两个具有一定长度的导体组成回路的连接线，我们就可以称之为传输线。由于传输线的一个基本特征是信号在其上的传输需要时间，因而人们也常常将传输线称之为延迟线。把传输时间叫做传输延迟，传输线的基本特征可以归纳为：1.电参数分布在其占据的所有空间位置上(z)。2.信号传输需要时间。传输线的长度直接影响着信号的特性，或者说可能使信号在传输过程中产生畸变。3.信号不仅仅是时间(t)的函数，同时也与信号所处位置(x)有关，即信号同时是时间(t)和位置(x)的函数。我们常见的传输线有以下四种类型：图1-2-1注意到它们都是由两段导体构成，即如前面定义中说的那样，传输线必须和回流一起考虑，其中的一部分作为信号传输，另一部分作为信号回流。下面我们先来认识一下传输线的一些基本机理。2.1分布式系统和集总电路在一般的电路分析中，所涉及的网络都是集总参数系统的，即电路上的所有参数，如阻抗、容抗、感抗等，都集中于空间的各个点上，各个元件，各点之间的信号是瞬间传递的。集总参数系统是一种理想化的模型。而实际的情况则是各种参数分布于电路所在空间的各处，当这种分散性造成的信号延迟时间与信号本身的变化时间相比已不能忽略的时侯，就不能再用理想化的模型来描述网络。这时，信号是以电磁波的速度在信号通道上传输，信号通道(或者说是信号的连线)是带有电阻、电容、电感的复杂网络，各种电路参数是在空间分布的。在一块较大的电路系统中，信号在线路上传播的时间不能忽略，信号脉冲在传播过程中被分散在传输线上，线路上各点的电势是不稳定的，这种电路就称为分布式系统；而相反，如果电路系统很小，使得走线的距离很短，输入信号在极短的时间内就可以到达接收端，这样传输线上的每一点电势基本上可以看成是均衡的，这样的系统称为集总电路。一般的划分标准是将传输线的延时(Tp)与上升时间(Tr)进行比较，当TpTr/6时，就可以认为该电路是集总电路。对于集总电路而言，由于传输延时很短，因而受到的传输线的参数影响小于分布式的电路。但在目前的电路系统中，一条PCB板内层的传输线延时将达到0.18ns/inch，而高速电路的逻辑门的上升时间则在0.2ns左右，所以只有走线在200MIL以内才能作为集总电路考虑，而在实际PCB板的设计中，传输线长度往往要远远超过这一限度，我们必须要当成分布式系统来处理，这时候对信号传输进行高速分析是非常有必要的。2.2传输线的RLCG模型和电报方程传输线并不是单一的由电阻构成，在高频下，要对传输线进行分析就必须要综合考虑它的电阻、电感、电容等分布参数影响。在一般情况下，我们可以将传输线等效为图1-2-2所示的RLCG模型。其中Rdz表示串联电阻，表示由于导体的有限传导性造成的损失；Gdz表示并联电阻，表示由于隔离平面和导体的介质的有限阻抗所造成的损失；Ldz表示串联电感，体现磁场特性；Cdz表示并联电容，体现导体和地平面之间的电场特性。利用这个RLCG模型，我们可以从理论上较为准确地分析出信号在传输线上的