使用CadencePCBSI应对DDR3的挑战

INVENTIVECONFIDENTIALDanielZhongOct.2011使用CadencePCBSI应对DDR3的挑战www.sofer.cn议题•DDR3的简介•DDR3设计的主要挑战•CadencePCBSI设计流程•前仿真和规则设置•规则驱动设计•后仿真验证•CadencePCBSI16.5版本的新功能•答疑2www.sofer.cnDDR3的简介•DRAM的路线图•DDR3和DDR/DDR2的不同•预取(Pre-fetch)构架•接口和电压•ODT和动态ODT•差分信号化•写入校准(WriteLeveling)•Fly-by拓扑3www.sofer.cnDRAM路线图4www.sofer.cnDDR3和DDR/DDR2的不同5项目DDRSDRAMDDR2SDRAMDDR3SDRAM封装66-pinTSOP60,84ballFBGA78,96ballFBGA预取Pre-fetch2-bit4-bit8-bit接口2.5V，SSTL-21.8V，SSTL-181.5V(1.35V),SSTL-15数据选通单边信号单边或差分差分信号逻辑Bank44或88CAS延迟(CL)2,2.5,33,4,5,6,75,6,7,8,9,10,11活动延迟(AL)无0,1,2,3,4,5,6CL-1,CL-2写延迟(WL)1RL-1AL+CWLODT无50,75,150ohm20,30,40,60,120ohm动态ODT无无60ohm,120ohm阻抗调节无OCDZQCalibration输出阻抗无要求18ohm34ohm数据传输率266/333/400Mbps533/667/800Mbps800/1066/1333/1600Mwww.sofer.cn预取(Pre-fetch)架构DDRMemoryArraySDRMemoryArrayCore133MHzCore133MHzDDR3MemoryArrayDDR2MemoryArrayCore133MHzI/OBufferI/OBufferExClock133MHzExClock133MHzI/OBufferI/OBufferExClock533MHzExClock266MHzDataRate266MbpsDataRate133MbpsDataRate1066MbpsDataRate533MbpsCore133MHz•预取架构可以在不增加内核频率的情况下提高外部数据传输率•是DDR3和其他DDR/SDR内存的关键区别6www.sofer.cn接口和电压•Stub-SeriesTerminatedLogic(SSTL)–高速传输(333MHz+)–可以驱动多枝干匹配负载且只带来较小的摆动–JEDEC协会定义的接口规范–SSTL_33,SSTL_25,SSTL_18toSSTL_15•VDD分别是3.3,2.5,1.8,1.5V•Vref(=Vtt)分别是1.5,1.25,0.9,0.75V7www.sofer.cnODT和动态ODT•ODT(On-DieTermination)将匹配内置到芯片中，以提高数据总线的信号质量•动态ODT能够进一步提高DDR3数据总线的信号质量，特别是在多个负载例如双内存条系统中8www.sofer.cnDDR3的动态ODT•什么是动态ODT–在读写切换时，DDR3内存会在原始ODT和动态ODT做对应的切换。也就是说，当读取或空闲时，ODT的值会是20,30,40,60,120ohm之一（由EMR配置）；而写入时会切换至60或120ohm（由EMR配置）•为何要使用动态ODT–增强总线时序安排并降低总线空闲时间–进一步提高DDR3的数据总线信号质量，特别是在多负载情况下，例如双内存条系统中•如何配置动态ODT–通过EMRS命令配置扩展模式寄存器，即EMR(ExtendedModeRegister)9www.sofer.cn差分信号化•差分信号化的优势–降低时钟或选通的串扰，从而增加系统时序裕量.–降低EMI–降低因为参考电压Vref漂移引入的抖动(jitter)InputVref10www.sofer.cnFly-by拓扑•Fly-by拓扑可提高DDR3的时钟/地址/命令信号的信号完整性DDR/DDR2DIMM11www.sofer.cn写入校准(WriteLeveling)•补偿因fly-by拓扑带来的数据选通对于时钟的时序偏移12www.sofer.cn议题•DDR3的简介•DDR3设计的主要挑战•CadencePCBSI设计流程•前仿真和规则设置•规则驱动设计•后仿真验证•CadencePCBSI16.5版本的新功能•答疑13www.sofer.cnDDR3设计的主要挑战•概述•时序预算•信号质量•元件选择•设计规则14www.sofer.cn时序预算元件选择设计规则信号质量DDR3电路板设计大量的设计因素DDR3设计的主要挑战-概述15www.sofer.cnDDR3设计的主要挑战-时序预算•建立/保持时间–数据读之于数据选通–数据写之于数据选通–地址/命令/控制之于时钟•数据选通之于时钟–数据之于地址/命令/控制•计算需考虑Accountfor–时钟/数据选通的抖动和互连抖动–变化沿斜率和建立与保持时间的减额16www.sofer.cn时序预算-数据建立/保持时间•写入时数据关于数据选通的建立/保持时间–在写入周期，数据选通需要提前数据90度相位，以使建立和保持时间最大化(.25tck)•读取时数据关于数据选通的建立/保持时间–在读取周期，控制器提供90度相位的偏移，所以为了最大化建立和保持时间，数据和数据选通需要边缘对齐17www.sofer.cn时序预算-数据建立/保持时间•地址关于时钟的建立/保持时间–地址和时钟需要边缘对齐以最大化建立和保持时间18www.sofer.cn时序预算-数据选通之于时钟•时钟和数据选通需要被控制在一个延迟内–即tDQSS=+/-0.25*tCK–写入校准(WriteLeveling)用来调节每一个数据选通与其对应的时钟达成边缘对齐.–.19www.sofer.cn时序预算-变化沿斜率和建立与保持时间的减额•建立和保持时间的要求从数值上不再是单一值，而是随着地址/数据信号的变化沿斜率的变化而变化20www.sofer.cnDDR3设计的主要挑战-信号质量•阈值电压–直流和交流–噪声裕量•过冲和下冲–幅值–面积•tVAC–信号在阈值上停留的最小时间•眼图–计算了抖动后的有效数据窗口•斜率–上升/下降时间21www.sofer.cn信号质量-阈值•直流电平建立逻辑切换（终止时间），交流电平建立时序规范（起始时间）22www.sofer.cn信号质量-过冲/下冲23www.sofer.cn信号质量-tVAC•数据/地址仅当信号大于VIH(AC)或小于VIL(AC)一个特定的时间(tVAC)后才会被认为有效。.24www.sofer.cn信号质量-眼图张开•眼图同样可以帮助确认建立和保持裕量。25www.sofer.cn信号质量-斜率影响时序•信号的斜率表征了信号上升和下降的快慢。斜率除了影响之前提到的建立和保持时间，同样会影响到tVAC的数值。26www.sofer.cnDDR3设计的主要挑战-元器件的选择•内存缓冲器–需权衡读写周期•控制器的驱动力–同样需要权衡读写周期•连接器–插值损耗•选通/时钟的差分缓冲器–需要满足差分tVAC(tDVAC)和上冲/下冲面积的要求27www.sofer.cnDDR3设计的主要挑战-设计规则•信号线长度–数据和数据选通的相对传输延迟–地址和时钟的相对传输延迟–数据选通和时钟的相对传输延迟•拓扑结构–数据类信号：点对点拓扑–地址类信号：Fly-By拓扑•信号线阻抗–例如地址类信号，主干的阻抗要求是45ohm，分支的阻抗要求是60ohm–允许的阻抗误差百分比•差分信号的匹配(时钟，数据选通)–最大不平行长度–最大相位误差28www.sofer.cn议题•DDR3的简介•DDR3设计的主要挑战•CadencePCBSI设计流程•前仿真和规则设置•规则驱动设计•后仿真验证•CadencePCBSI16.5版本的新功能•答疑29www.sofer.cnCadencePCBSI设计流程•传统设计流程•高速PCB设计流程•布线前规则规划•关键器件的预布局•前仿真分析(SolutionSpaceAnalysis)•规则驱动布局•规则驱动布线•布线后的规则核查•布线后的仿真验证30www.sofer.cn传统设计流程项目创建和设置原理图设计规则获取和规划打包原理图PCB设计生产文件输出设计同步设计差异管理库管理31www.sofer.cn高速PCB设计流程布线前规则规划关键器件预布局前仿真分析规则驱动布局规则驱动布线布线后DRC检查后仿真验证库管理项目创建和设置原理图输入生产文件输出32www.sofer.cn布线前规则规划•在高速设计流程的最初阶段，硬件工程师和SI工程师需要通力合作做好PCB设计的基本要求和关键信号的规则规划33www.sofer.cn关键器件预布局•对于很多系统设计，主要芯片和接插件的布局已经预先确定了。可以优先执行这部分元件的布局。34www.sofer.cn前仿真分析(SolutionSpaceAnalysis)•前仿真分析的目标是确定信号线管脚顺序和布线规则（拓扑模板），从而使整个设计能稳定工作。•扫描所有可能面对的条件和参数，包括:–器件速度–信号线阻抗–匹配元件值–布线（包括分段）长度等35www.sofer.cn规则驱动布局•规则驱动布局是用已建立的规则去指导元件布局的过程，所使用的规则是之前在方案空间分析环节中所定义的。36www.sofer.cn规则驱动布线•规则驱动布线是使用已建立的规则去驱动自动或交互式布线的过程。在交互式布线的过程中，设计规则的违背状态会实时地显示在Allegro界面上。37www.sofer.cn布线后DRC检查•DRC检查会执行规则检查并标记规则违背的地方。这些规则违背不仅包括间距线宽等物理规则，也包括SI相关的高速规则。38www.sofer.cn后仿真验证•后仿真验证，是通过布线结束后的对整个设计的深度分析和仿真，在产品制造和测试前，避免信号完整性问题的发生。39www.sofer.cn议题•DDR3的简介•DDR3设计的主要挑战•CadencePCBSI设计流程•前仿真和规则设置•规则驱动设计•后仿真验证•CadencePCBSI16.5版本的新功能•答疑40www.sofer.cn前仿真和规则设置•仿真模型和其他要求的准备•仿真前规则规划•关键器件预布局•对设计的配置•执行前仿真分析(SolutionSpaceAnalysis)•规则的设置41www.sofer.cn示例电路板•关键器件–内存控制器：TMS320DM8168(TIDSP)–DDR3内存芯片：EDJ2108BCSE(ElpidaDDR3SDRAM)x442www.sofer.cn仿真模型和其他要求的准备•获取所使用的所有控制器和内存芯片的仿真模型–从TI获取DSP的IBIS模型，从Elpida获取内存芯片的IBIS模型•获取所使用的连接器仿真模型–在这个案例中不需要•预先创建样本拓扑Pre-createdsampletopologies–可在这里预先创建拓扑或者稍后从临时布线中提取•所有供应商提供时序参数–从TIDSP和Elpida内存芯片的器件手册、用户手册或指南中获取时序参数•相对传输延迟规则的生成方式•相对于不同交流阈值电压的眼图模板•额外的定制化测量43www.sofer.cn布线前规则规划•Cadence工具:–SigXplorer,SigWave,ModelIntegrity•使用预先创建的样本拓扑执行假定分析(what-if)仿真–在SigXplorer界面中执行信号线拓扑的创建、编辑和仿真–在SigWave中分析仿真波形，在SigXplorer的结果数据表中分析仿真数据–如果需要，根据仿真结果调整信号的约束规则(Set-Constr