超大规模集成电路设计课件

超大规模集成电路设计第一部分集成电路基础第二部分集成电路的结构设计第三部分超大规模集成电路1.2集成电路的基本制造工艺★双极型集成电路制造工艺▼集成npn晶体管▼集成pnp晶体管▼集成无源元件􀁺方块电阻：R□＝ρ/H􀁺电阻：R=ρL/S=ρL/WH＝R□L/W电阻特性：􀁺方块电阻􀁺电阻精度􀁺温度特性：温度系数􀁺电压特性：电压系数（电阻值随所加电压的变化)􀁺匹配程度外延层电阻双极型集成电阻参数★MOS集成电路工艺3DPerspectivePolysiliconAluminum★双极型集成电路工艺流程衬底氧化埋层光刻埋层扩散外延N层氧化隔离区光刻双极型集成电路工艺版图N沟道硅栅E/DMOS集成电路版图CMOSProcessCMOSProcessWalk-Throughp+p-epi(a)Basematerial:p+substratewithp-epilayerp+(c)Afterplasmaetchofinsulatingtrenchesusingtheinverseoftheactiveareamaskp+p-epiSiO23SiN4(b)Afterdepositionofgate-oxideandsacrificialnitride(actsasabufferlayer)CMOSProcessWalk-ThroughSiO2(d)Aftertrenchfilling,CMPplanarization,andremovalofsacrificialnitride(e)Aftern-wellandVTpadjustimplantsn(f)Afterp-wellandVTnadjustimplantspCMOSProcessWalk-Through(g)Afterpolysilicondepositionandetchpoly(silicon)(h)Aftern+source/drainandp+source/drainimplants.Thesep+n+stepsalsodopethepolysilicon.(i)AfterdepositionofSiO2insulatorandcontactholeetch.SiO2CMOSProcessWalk-Through(j)AfterdepositionandpatterningoffirstAllayer.Al(k)AfterdepositionofSiO2insulator,etchingofvia’s,depositionandpatterningofsecondlayerofAl.AlSiO2DesignRulesInterfacebetweendesignerandprocessengineerGuidelinesforconstructingprocessmasksUnitdimension:Minimumlinewidthscalabledesignrules:lambdaparameterabsolutedimensions(micronrules)CMOSProcessLayersLayerPolysiliconMetal1Metal2ContactToPolyContactToDiffusionViaWell(p,n)ActiveArea(n+,p+)ColorRepresentationYellowGreenRedBlueMagentaBlackBlackBlackSelect(p+,n+)GreenLayersin0.25mmCMOSprocessIntra-LayerDesignRulesMetal2431090WellActive33Polysilicon22DifferentPotentialSamePotentialMetal1332ContactorViaSelect2or62HoleTransistorLayout1253TransistorViasandContacts121ViaMetaltoPolyContactMetaltoActiveContact1254322SelectLayer133222WellSubstrateSelect35CMOSInverterLayoutAA’np-substrateFieldOxidep+n+InOutGNDVDD(a)Layout(b)Cross-SectionalongA-A’AA’LayoutEditorDesignRuleCheckerpoly_not_fettoall_diffminimumspacing=0.14um.SticksDiagram13InOutVDDGNDStickdiagramofinverter•Dimensionlesslayoutentities•Onlytopologyisimportant•Finallayoutgeneratedby“compaction”program★集成电路中的寄生效应对于一个三极管(两个PN结)的EM模型有下面的数学描述关键问题是要减小I3,减小I3,就要减小αSF,,就可以减系小ISNPN晶体管处于饱和区VBE-NPN。〉0；VBC-NPN〉0；VBC-PNP〈0；寄生PNP管道通，NPN管的基极电流减小，NPN管饱和不可靠。解决的办法：减少寄生PNP管的电流增益。采用增大PNP管的基区宽度（埋层工艺），增加大量的复合中心使少子寿命减少（掺金工艺）等。NPN晶体管处于正向工作区和截止区VBC-NPN〈0；VBE-PNP〈0；VBC-PNP〈VSC〈0；IS≈0寄生PNP晶体管的影响可以忽略NPN晶体管处于反向工作区VBE-NPN〈0；VBC-NPN〉0；VBE-PNP〉0；VBC-PNP〈0IS≈-asfICSeVbc/Vt寄生PNP管道通使反向NPN管的电流减少扩散电容反映晶体管内可动少字存储电荷与所加偏压的关系，PN结反偏时，少子是耗尽的，所以CD可以不考虑。晶体管处于正向工作区时，只需考虑CDE晶体管处于反向工作区时，只需考虑CDC晶体管处于饱和区时，需考虑CDC、CDEτF=少子正向渡越时间τR=少子反向渡越时间双极工艺与MOS工艺之间的特点双极工艺MOS工艺元器件之间需要隔离元器件之间不需要隔离以制造元器件为单元以制造电路为单元多层扩散,元件所占面积大单层扩散,元件所占面积小电流驱动元件,有电阻,电阻占面积大;输入阻抗低电压驱动元件,无电阻或少电阻;输入阻抗高功耗大功耗小电流驱动能力强,输出阻抗低电流驱动能力小;输出阻抗较高频率特性好MOS电容影响频率特性集成度较低集成度高模拟集成电路数字集成电路第二部分集成电路的电路结构多发射极晶体管结构一、TTL电路抗饱和TTL电路—肖特基电路肖特基势垒的正向导通电压比PN结（Si）低0.2V,温度系数小(-1.4mv/℃;PN结为200mv/℃).肖特基结是多子导电,转换速度快,使得结电容充放电快.用作C,B钳位,可防止晶体管过度饱和,提高转换速度.pnN+pN+Ceb划分隔离区TTL电路以“与非”门为基本电路单元进行逻辑扩展：前级多发射极结构和末极“图腾柱‘输出不变；只要改变中间”逻辑功能”级就可以得到多种组合逻辑功能电路。如：将“图腾柱”的上部分去掉，让其开路，形成集电极开路门（“OC”门）。TSLG和OC门可作“线与”使用TTL电平标准：H：5V（大于4V）L：0V（小于1V）ECL电路结构及参数电流开关，输入电平的变化使得电流分配改变，逻辑电平改变。参考电压确定；逻辑电平。射极输出，带负载能力强。整个电路静态处于放大区，状态转换速度快。电路的功耗大，以牺牲功耗赢得速度。ECL电路以”或非”门为逻辑单元进行逻辑扩展两个电流开关串联单管逻辑门在中、大规模集成电路中，逻辑级往往在中间，要实现复杂的逻辑功能，主要靠中间逻辑门。中间逻辑门要求电路简单（使用元件少，有利于集成），要求功耗小（因为中间级不带负载）。BAF)(BCAFBAABBAF双极型集成电路具有电流驱动能力好，频率特性好，速度快等优点。但是，双极型电路工艺需要隔离区，电阻元件控制电流。这就造成所占芯片面积大，集成度低，同时电阻控制电流的方法使得各逻辑级的驱动不均衡，影响电路的性能。I2L电路是双极型集成电路。其思想是：1、利用横向晶体管实现电流驱动（注入），代替电阻。2、利用晶体管电流驱动能力强的特性，多集电极OC输出。以实现最小逻辑单元为目的（“非”门）I2L电路简易版图表达MOS电路基本结构一、MOS管特性MOS管的特性要求：1、功耗小—负载管的电流要小。2、速度快—输入级的频率响应要好。同理分析不难得出MOS逻辑电路的逻辑单元根据前面直流特性表中数据，得出：根据前面第三区的表达式：令：P动+P静=PCMOS逻辑单元及部件CMOS逻辑结构的变化特别是PMOS管的数目（因为N阱PMOS管的面积大）)()(BEDCDEBAF例如一个8选1的MUX......CMOS传输门多路开关版图多米诺CMOS的逻辑部件动态CMOS逻辑模块MOS逻辑的其他部件结构同步触发器基本触发器第三部分：超大规模集成电路（VLSI）超大规模集成电路的特点：1、构成VLSI的器件：MOS、CMOS、I2L。2、逻辑电路及子系统规范设计。3、“自顶而下”（TOP-DOWN）设计流程非用户定制通用电路器件、通用工艺标准。比如：TTL、ECL、存储器、通用单片机等。用户定制用户专用电路。全定制、定制、半定制。全定制电路是用户专用电路，采用性能优化设计（逻辑、电路结构、版图、物理特性等）。设计工作效率较低。定制电路的特点是：库单元支撑、设计自由度大。7、综合设计方法将各种方法熔入芯片设计中，特别是全定制电路，有利于提高设计效率。用户定制电路在当前越来越成为主流。这是由于当今电路系统的复杂性增大，自由度构造灵活，用途随机性强。在ASIC、SOC、SOPC电路中广泛应用。例如：TTL门ABDCE×√练习：用栅格结构作出下面逻辑函数和逻辑图的连线版图1、2、DCBAF提高走线的利用率是门海法的主要矛盾高密度PLD规范布局、布线，使得具有固定和可预测的连线延迟。四周的I/O和布线区允许逻辑最后修改，而不改变外部的管脚位置。CLB这个模块具有较强的逻辑功能，规模并不大，是有限组合逻辑。是标准化的结构。1、采用LUT（lookuptable)Io………………I4OUT.....…..............RAMMUX{I}F{I}LUT{I}F{I}LUT{I}F{I}QxQyG{I}大规模集成电路设计工具设计方法的发展过程问题提出人工经验人工计算\实验问题提出CAD结果问题提出理解、描述CAD结果人工经验结果自动化设计工具平台（EDA平台）VHDL语言设计工具平台ALTERACO.MAX-PLUSIIXLINIXCO.Candenceco.ACTIVEMultisim电路级仿真工具PSPICEOrcad电路仿真工具电路图输入文件电路结构描述文件电路分析结果数据输出文件直流静态工作点计算结果Tanner—L-edit设计平台