针对BGA的六层PCB设计指南

XAPP489(v1.0)2006年10月31日www.xilinx.com/cn1©2006Xilinx,Inc.Allrightsreserved.AllXilinxtrademarks,registeredtrademarks,patents,andfurtherdisclaimersareaslistedat:Xilinxisprovidingthisdesign,code,orinformationasis.Byprovidingthedesign,code,orinformationasonepossibleimplementationofthisfeature,application,orstandard,Xilinxmakesnorepresentationthatthisimplementationisfreefromanyclaimsofinfringement.Youareresponsibleforobtaininganyrightsyoumayrequireforyourimplementation.Xilinxexpresslydisclaimsanywarrantywhatsoeverwithrespecttotheadequacyoftheimplementation,includingbutnotlimitedtoanywarrantiesorrepresentationsthatthisimplementationisfreefromclaimsofinfringementandanyimpliedwarrantiesofmerchantabilityorfitnessforaparticularpurpose.提要本应用指南针对FT2561mmBGA封装的Spartan™-3EFPGA，讨论了低成本、四至六层、大批量印刷电路板(PCB)的布局问题，同时探讨高速信号和信号完整性(SI)因素对低层数PCB布局的影响。本应用指南的读者为设计工程师、管理人员和PCB布局人员，他们对与SI相关的设计问题应当已经有所了解。本应用指南主要讲述FT256封装的Spartan-3E器件，但这些信息也适用于同等的FG256封装，其中包含的通用指南可用于优化其他器件和封装的电路板布局。简介左右PCB成本的主要因素有两个：制造能力和产量。设计低成本PCB的规则取决于PCB生产设备能按最低价格制造出什么。这一现实情况还决定着在既保持低成本又适于大批量制造的电路中可实现的PCB层数。遗憾的是，市场对增加可编程逻辑的封装引脚数的需求意味着更小的形状因数，因此加大了对PCB布局成本的压力。尽管如此，如果使用FT2561mm球栅阵列(BGA)封装的Spartan-3EFPGA，仍然能以尽量低的成本设计出四层电路板。如果用外来设计规则（如1mils迹线与间隔）设计电路板，则可选的制造方案有限，且成本高昂。一密耳即千分之一英寸，亦称一英毫，等于0.0254毫米。某些北美厂家或许能够用这些规则制造电路板，但将此种PCB制造工艺搬到亚洲的主流生产设备上却不大可能大幅度降低成本。随着产量的提高，有更多厂家乐于制造电路板以降低成本，但是，达到可接受的成本所需的时间可能比产品的寿命还要长。本应用指南即针对这一情况提出能改进制造方案和降低成本的一些解决办法。尽量降低成本的PCB设计规则表1所示为不同制造地点大量生产不同层数PCB的制造成本。层越多，制造成本越高；具体成本因产量和市场条件而异。应用指南：Spartan-3E系列XAPP489(v1.0)2006年10月31日针对Spartan-3EFT256BGA封装的四层和六层高速PCB设计R表1:PCB制造成本制造地点成本（美元/平方英尺）(1)2层4层6层美国国内0.180.220.24亚洲0.130.160.17注：1.这是2004年中期估算的成本，假定板材利用率为100%，未包括不可用面积（如划线截去的面积）。球栅间距、引出路径和扇出端XAPP489(v1.0)2006年10月31日www.xilinx.com/cn2R表2所列为业界广泛接受、能尽量降低制造成本的制造规则。例如，小迹线的公差难以控制；而设计迹线宽度不小于5mils的PCB（如表2所示）可尽量降低制造成本。球栅间距、引出路径和扇出端FT256BGA封装遵循表2中迹线宽度和间隔的制造规则，其BGA球栅间距为1mm/40mils。如图1所示，FT256封装的所有信号都集中在两层上（例如顶层和底层）。FT256封装的阵列大小为16x16个焊球。忽略分布在周围的电源焊球，从一层上引出三个外围焊球环，这种能力仅从顶层就可以最多引出156路信号。图2所示为XC3S500E演示板顶信号层上由三个外围行组成的完整信号扇出的一个四分之一扇面。表2:有助于尽量降低成本的制造规则特征尺寸英制(mils)公制(mm)BGA球焊盘直径150.381迹线宽度50.127间隔50.127过孔外径230.584过孔外径120.305图1:FT256封装的两个信号层5milWideTracesPackageOuterEdge15milDiameterLandingPadsInter-BallAreaEscapeTrace5milsSpacing5milsMainBoardA6milTraceandSpaceX489_01_050106球栅间距、引出路径和扇出端XAPP489(v1.0)2006年10月31日www.xilinx.com/cn3R这个扇出图案是对称的，适用于全部四个四分之一扇面。所有迹线和过孔格局都是呈扇形从阵列中心向外展开。对底层其余内部焊球行用过孔重复这一做法，便可最多引出84个信号引脚。图3所示为演示板底层上所用的引出路径。因为Spartan-3EFT256封装中心下方的电路板上有许多接地引脚，所以FT256封装的所有引出路径都可通过邻近的过孔直接接地。在紧靠BGA封装区域的外沿，引出迹线至少可以散开成6mils宽外加6mils间隔。图2:顶层的一个四分之一扇面图3:底层上的迹线引出路径X489_02_033006X489_03_032306过孔位置XAPP489(v1.0)2006年10月31日www.xilinx.com/cn4R过孔位置应尽可能将信号过孔限制在球栅中部，使过孔朝向焊盘外侧。如果不控制过孔的位置和尺寸以有效布置引出路径，则过孔有可能阻塞引出路径。Spartan-3EFPGA的大多数电源引脚都位于阵列中部，所以这些引脚所需的过孔阻塞引出路径的可能性极小。图4所示为XC3S500EFT256封装的完整扇出。因为对称的过孔形式允许将2至3行焊球引出到顶层，所以只用两个信号层即可引出所有信号。I/O信号的过孔显示为黄褐色。所有其他过孔均为电源过孔，如表3所定义。图5仅显示FT256封装中过孔的四分之一，以便放大显示过孔的形式和对称性。图4:过孔位置和扇出表3:过孔类型图例颜色电压(V)信号绿0地粉2.5VCCAUX深蓝1.2VCCINT浅绿多种VCCO黄褐多种I/OX489_04_081206去耦电容器的位置XAPP489(v1.0)2006年10月31日www.xilinx.com/cn5R去耦电容器的位置在任何电路板上，陶瓷去耦电容器的所需接近度均取决于信号上升时间与同个信号在电容器引线到被去耦的电源引脚之间的迹线长度上传导所需的时间之比。第11页上的“　高速信号识别与布局”部分对这个问题有详尽叙述。基本规则是，电容器距离封装电源引脚越远，其电容效应越弱。此效应与频率和电感成正比，而电感又与电容器与电源引脚之间的迹线长度成正比，如公式1所示。公式1Z是阻抗，单位是欧姆；F是频率，单位是赫兹；L是电感，单位是亨利。图6所示为设计边沿速率约为200-300ps时的各临界距离。对于边沿速率较低的设计，分开的距离可轻松地达到一至二英寸而不导致噪声问题。在双信号层的电路板上，路径空间是非常宝贵的。FT256封装在两个信号层上提供100%信号扇出。图6使用的是100nF的0603封装Imperial陶瓷电容器。对于大批量低成本的电路板，可以装用0402封装的Imperial电容器。图5:过孔放置的四分之一X489_05_032306图6:电容器位置Z2πFL=X489_06_032306电源平面XAPP489(v1.0)2006年10月31日www.xilinx.com/cn6R电源平面Spartan-3E的高速设计成功地使用了一种单层三分面。图7所示为该设计的四分之一。这种设计具有200-300ps的边沿速率，同时切换LVCMOS3.3VI/O时的切换噪声为80。电源平面的最终要求取决于所需的I/O和VCCO电压。如果VCCO电压是2.5V则布局较简单，因为只需要两个面。图8所示为分割面的一个示例。电源平面的要求还可能受其他SI相关因素所左右，例如，需要避免在选定频率处形成谐振波形，或者当在相邻层上引出迹线时需要避免分割。图7:单层三分面的四分之一图8:分面示例X489_07_032606X489_08_032606电源平面XAPP489(v1.0)2006年10月31日www.xilinx.com/cn7R各面区应尽可能连续而无间断。在图8中，浅蓝色和红色面区显然是连续的。图9所示为电路板的放大图，其中的黄色面区也可以看成是连续的。图10所示为此电路板上所用的实心接地平面。四层电路板堆栈示例对于低成本四层电路板，可按表4所述对图7到图10所示的各电源平面进行堆栈操作。图9:连续的黄色面区图10:接地平面表4:四层电路板堆栈层号信号/电源1信号2地3VCCINT/VCCAUX/VCCO4信号X489_09_040306X489_10_040306电源平面XAPP489(v1.0)2006年10月31日www.xilinx.com/cn8R在本特例中，电路板的高速LVDS信号在VCCO=2.5V下传输，要求有一个100Ω的差动控制阻抗。可以用与顶层LVDS信号耦合的接地平面和与第四层LVDS信号耦合的第三层2.5VVCCO面区满足这一阻抗要求。六层电路板堆栈示例在六层电路板中，可以对电源平面使用多种堆栈组合。表5所示为针对去耦合优化的六层堆栈。在此堆栈中，四个面层提供了三个去耦电容器。把第三层和第四层的两个接地平面放在一起是一种不良的堆栈方法，因为这样会大大降低有效的面去耦作用。在第一层和第二层的未用板区和辅助板区上覆满铜（这些板区与面电压相连），也可以加强电源平面的去耦作用。可以在第五层和第六层上使用同样的技术。电源平面的重要性开始设计电源之前，要先了解在目标电路工作频率范围内可以接受的电源纹波和噪声电平。此功率频谱的顶端（有时称为“膝点频率”）以最快I/O信号的上升时间定义。之所以称其为膝点频率，是因为随机数字信号图象上有一段频谱功率密度在此频率处呈临界下降状，其图形宛如弯曲的膝盖。此频率定义适用于所有信号，其中的上升时间实际上就是半周期，如公式2所示。公式2例如，信号边沿速率为1ns的系统要求电源必须能支持500MHz的带宽。此频率是上限，必须对此上限进行阻抗计算，以确保有效去耦。如果电源带宽低于膝点频率，则边沿速率也会降低。高速数字电路产生的电磁干扰可达膝点频率的二至三倍。设计者必须选择去耦电容器的电容值和类型,并选择电源平面，这样才能覆盖设计的功率频谱。对于高速电路板的设计，下列四个去耦区会影响电路板的噪声特性：表5:六层电路板堆栈层号信号/电源1信号2地/信号3VCCINT/VCCAUX4地5VCCO/信号6信号Fknee12---R