高速PCB设计准则

高速PCB设计准则(转)减少串扰的措施1.增加平行线之间的间隔，不要走长的平行线；线间距不小于线宽；2.如果空间允许，在两条平行线之间加一条地线。3.微带线中导线尽量与地平面接近（小于10mil），4.在地平面的边沿尽量不要走线5.争取做到负载匹配，通过减小反射的方法来减小串扰6.如果需要，可以进行自屏蔽7.关键信号线布在中间层（上下都是地平面）；切中间层线与线的间隔要大于表层8.差分线一定要平行等长。9.走线要充分考虑回流路径，不要‘跨越’地平面-------------------------------------------------------------------------------------------------------------------------------减少EMI措施1.在top和bottom的覆铜区域上每隔1/20波长的距离打孔接地。2.减小传输线分布电感，增加分布电容。即减少Z0。3.当信号换层时，如果参考平面是GND1和GND2，那么在信号过孔的旁边多打一些GND1-GND2过孔；如果参考平面是电源层和地层，那么在信号过孔的旁边加一些电容。4.器件的布局：按照器件的功能和类型、按照电源的类型、按照共地和转换点。5.一定要让电源层和地层尽量的接近。-------------------------------------------------------------------------------------------------------------------------------PCB布线规则1.高频信号靠近地平面2.电源层和地层设计满足20H规则。即地平面的边缘比电源平面大20H（H是电源层和地层之间的距离）3.将时钟信号走在中间层4.地平面完整，不要被割断。5.信号走线尽量不换层；如果一定要换层要保证其回路的参考平面一致；如果不一致，需要加过孔（地对地）或电容（电源对地）。6.走线长度（英寸）数值上大于信号的上升时间（纳秒），就应该考虑加串联电阻了。7.减小走线的不连续性。例如线宽不要突变，拐角不要小于90度，不要形成环。8.重要信号周围加上保护地线。9.对于跨地信号，想办法保证回流面积。关于EMI设计的叠层关系2008/11/25电路板的叠层安排是对PCB的整个系统设计的基础。叠层设计如有缺陷，将最终影响到整机的EMC性能。总的来说叠层设计主要要遵从两个规矩:1.每个走线层都必须有一个邻近的参考层(电源或地层);2.邻近的主电源层和地层要保持最小间距,以提供较大的耦合电容;下面列出从两层板到十层板的叠层：2.1单面板和双面板的叠层；对于两层板来说，由于板层数量少，已经不存在叠层的问题。控制EMI辐射主要从布线和布局来考虑；单层板和双层板的电磁兼容问题越来越突出。造成这种现象的主要原因就是因是信号回路面积过大，不仅产生了较强的电磁辐射，而且使电路对外界干扰敏感。要改善线路的电磁兼容性，最简单的方法是减小关键信号的回路面积。关键信号：从电磁兼容的角度考虑，关键信号主要指产生较强辐射的信号和对外界敏感的信号。能够产生较强辐射的信号一般是周期性信号，如时钟或地址的低位信号。对干扰敏感的信号是指那些电平较低的模拟信号。单、双层板通常使用在低于10KHz的低频模拟设计中:1在同一层的电源走线以辐射状走线，并最小化线的长度总和；2走电源、地线时，相互靠近；在关键信号线边上布一条地线，这条地线应尽量靠近信号线。这样就形成了较小的回路面积，减小差模辐射对外界干扰的敏感度。当信号线的旁边加一条地线后，就形成了一个面积最小的回路，信号电流肯定会取道这个回路，而不是其它地线路径。3如果是双层线路板，可以在线路板的另一面，紧靠近信号线的下面，沿着信号线布一条地线，一线尽量宽些。这样形成的回路面积等于线路板的厚度乘以信号线的长度。2.2四层板的叠层；推荐叠层方式：2.2.1SIG－GND(PWR)－PWR(GND)－SIG；2.2.2GND－SIG(PWR)－SIG(PWR)－GND；对于以上两种叠层设计，潜在的问题是对于传统的1.6mm（62mil）板厚。层间距将会变得很大，不仅不利于控制阻抗，层间耦合及屏蔽；特别是电源地层之间间距很大，降低了板电容，不利于滤除噪声。对于第一种方案，通常应用于板上芯片较多的情况。这种方案可得到较好的SI性能，对于EMI性能来说并不是很好，主要要通过走线及其他细节来控制。主要注意：地层放在信号最密集的信号层的相连层，有利于吸收和抑制辐射；增大板面积，体现20H规则。对于第二种方案，通常应用于板上芯片密度足够低和芯片周围有足够面积(放置所要求的电源覆铜层)的场合。此种方案PCB的外层均为地层，中间两层均为信号/电源层。信号层上的电源用宽线走线，这可使电源电流的路径阻抗低，且信号微带路径的阻抗也低，也可通过外层地屏蔽内层信号辐射。从EMI控制的角度看，这是现有的最佳4层PCB结构。主要注意：中间两层信号、电源混合层间距要拉开，走线方向垂直，避免出现串扰；适当控制板面积，体现20H规则；如果要控制走线阻抗，上述方案要非常小心地将走线布置在电源和接地铺铜岛的下边。另外，电源或地层上的铺铜之间应尽可能地互连在一起，以确保DC和低频的连接性。2.3六层板的叠层；对于芯片密度较大、时钟频率较高的设计应考虑6层板的设计，推荐叠层方式：2.3.1SIG－GND－SIG－PWR－GND－SIG；对于这种方案，这种叠层方案可得到较好的信号完整性，信号层与接地层相邻，电源层和接地层配对，每个走线层的阻抗都可较好控制，且两个地层都是能良好的吸收磁力线。并且在电源、地层完整的情况下能为每个信号层都提供较好的回流路径。2.3.2GND－SIG－GND－PWR－SIG－GND；对于这种方案，该种方案只适用于器件密度不是很高的情况，这种叠层具有上面叠层的所有优点，并且这样顶层和底层的地平面比较完整，能作为一个较好的屏蔽层来使用。需要注意的是电源层要靠近非主元件面的那一层，因为底层的平面会更完整。因此，EMI性能要比第一种方案好。小结：对于六层板的方案,电源层与地层之间的间距应尽量减小，以获得好的电源、地耦合。但62mil的板厚,层间距虽然得到减小,还是不容易把主电源与地层之间的间距控制得很小。对比第一种方案与第二种方案，第二种方案成本要大大增加。因此，我们叠层时通常选择第一种方案。设计时，遵循20H规则和镜像层规则设计2.4八层板的叠层；八层板通常使用下面三种叠层方式2.4.1SIG－SIG－GND－SIG－SIG－PWR－SIG－SIG；由于差的电磁吸收能力和大的电源阻抗导致这种不是一种好的叠层方式。它的结构如下：1Signal1元件面、微带走线层2Signal2内部微带走线层，较好的走线层（X方向）3Ground4Signal3带状线走线层，较好的走线层（Y方向）5Signal4带状线走线层6Power7Signal5内部微带走线层8Signal6微带走线层2.4.2SIG－GND－SIG－PWR－GND－SIG－PWR－SIG；是第三种叠层方式的变种，由于增加了参考层，具有较好的EMI性能，各信号层的特性阻抗可以很好的控制1Signal1元件面、微带走线层，好的走线层2Ground地层，较好的电磁波吸收能力3Signal2带状线走线层，好的走线层4Power电源层，与下面的地层构成优秀的电磁吸收5Ground地层6Signal3带状线走线层，好的走线层7Power地层，具有较大的电源阻抗8Signal4微带走线层，好的走线层2.4.3SIG－GND－SIG－PWR－GND－SIG－GND－SIG；最佳叠层方式，由于多层地参考平面的使用具有非常好的地磁吸收能力。1Signal1元件面、微带走线层，好的走线层2Ground地层，较好的电磁波吸收能力3Signal2带状线走线层，好的走线层4Power电源层，与下面的地层构成优秀的电磁吸收5Ground地层6Signal3带状线走线层，好的走线层7Ground地层，较好的电磁波吸收能力8Signal4微带走线层，好的走线层2.5小结对于如何选择设计用几层板和用什么方式的叠层，要根据板上信号网络的数量，器件密度，PIN密度，信号的频率，板的大小等许多因素。对于这些因素我们要综合考虑。对于信号网络的数量越多，器件密度越大，PIN密度越大，信号的频率越高的设计应尽量采用多层板设计。为得到好的EMI性能最好保证每个信号层都有自己的参考层。DDR2和DDR3的区别DDR3内存相对于DDR2内存，其实只是规格上的提高，并没有真正的全面换代的新架构。DDR3接触针脚数目同DDR2皆为240pin。但是防呆的缺口位置不同。DDR3在大容量内存的支持较好，而大容量内存的分水岭是4GB这个容量，4GB是32位操作系统的执行上限（不考虑PAE等等的内存映像模式，因这些32位元元延伸模式只是过渡方式，会降低效能，不会在零售市场成为技术主流）当市场需求超过4GB的时候，64位CPU与操作系统就是唯一的解决方案，此时也就是DDR3内存的普及时期。DDR3UBDIMM2007进入市场，成为主流时间点多数厂商预计会是到2010年。一、DDR2与DDR3内存的特性区别：1、逻辑Bank数量www.eda365.com8i!p7B4]s!s;N&C7jDDR2SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2Gb容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。2、封装（Packages）(N+R9A3[*D2]由于DDR3新增了一些功能，在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。3、突发长度（BL，BurstLength）EDA365论坛网站|PCB论坛|PCBlayout论坛|SI仿真技术论坛'E3]7z:C%I2}%T由于DDR3的预取为8bit，所以突发传输周期（BL，BurstLength）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bitBurstChop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。4、寻址时序（Timing）就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。EDA设计师论坛;F4`;e3D!r2],T二、与DDR2相比DDR3具有的优点（桌上型unbufferedDIMM）：www.eda365.com$i&Tu#J6x!V1.速度更快：prefetchbuffer宽度从4bit提升到8bit，核心同频率下数据传输量将会是DDR2的两倍。EDA365论坛网0a7v9O)n$w+MU6^2.更省电：DDR3Module电压从DDR2的1.8V降低到1.5V，同频率下比DDR2更省电，搭配SRT（Self-RefreshTemperature）功能，内部增加温度senser，可依温度动态控制更新率（RASR，PartialArraySelf-Refresh功能），达到省电目的。EDA365论坛网'c8sl/G,D/c3.容量更大：更多的Bank数量，依照JEDEC标准，DDR2应可出到单位元元4Gb的容量（亦即单条模块可到8GB），但目前许多DRAM厂商的规划，DDR2生产可能会跳过这个4Gb单位元元容量，也就是