中南大学EDA课程设计报告

中南大学信息院自动化梁雪林设计中南大学EDA课程设计报告指导老师：张静秋姓名：梁雪林学号：0909091925专业班级：自动化0905中南大学信息院自动化梁雪林设计目录一、设计内容简介...........................................................................................................................2二、设计要求...................................................................................................................................2基本要求...................................................................................................................................2提高部分要求...........................................................................................................................3三、方案论证（整体电路设计原理）...........................................................................................3四、各个模块设计原理...................................................................................................................44.1分频电路模块设计.......................................................................................................54.2秒计时器模块设计.......................................................................................................74.3分计时器模块设计.......................................................................................................94.4小时计时器模块设计.................................................................................................114.5报时模块设计.............................................................................................................13五、实验中遇到问题及解决方法.................................................................................................20六、结论.........................................................................................................................................20七、实验心得.................................................................................................................................21八、参考文献.................................................................................................................................22一、设计内容简介设计一个数字钟，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。我设计的电路在具有基本功能的基础上，增加了下列功能：改变分频比、不同整点不同报时等；二、设计要求基本要求1、能进行正常的时、分、秒计时功能；2、分别由六个数码管显示时分秒的计时；3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；中南大学信息院自动化梁雪林设计4、K2是系统的校分开关；5、K3是系统的校时开关；提高部分要求1、使时钟具有整点报时功能（当时钟计到59’50”时开始报时，四个不同整点发出不同声音）；2、分频比可变；三、方案论证（整体电路设计原理）本实验在实现实验基本功能的基础上，加入了整点报时等功能；图1为实验功能方框图：显示译码电路计时电路整点报时电路脉冲产生电路校分电路校时电路保持电路闹钟报时电路闹钟设定电路清零电路星期调整电路闹铃关闭电路音乐产生电路图1实验方框图数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为4KHZ，通过分频获得所需脉冲频率（1Hz,1KHz,500Hz）。为产生秒位，设计一个模60计数器，对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为中南大学信息院自动化梁雪林设计产生时位，用一个模24计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为实验中只用一个译码显示单元，7个7段码（6个用于显示时分秒，一个显示星期），所以通过4个7选一MUX和一个3-8译码器配合，根据计数器的信号进行数码管的动态显示。清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。校分校时功能由防抖动开关、逻辑门电路实现。其基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，既可以手动触发出发式开关给进位脉冲，也可以有恒定的1Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。为实现可靠调时，采用防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。保持功能是通过逻辑门控制秒计数器输入端的1Hz脉冲实现的。正常情况下，开关不影响脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时保持功能。整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。四、各个模块设计原理中南大学信息院自动化梁雪林设计总体的顶层原理图如下：4.1分频电路模块设计一、原理图：二、源代码:Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;EntityfenpISPort(clk:INSTD_LOGIC;clk1k:OUTSTD_LOGIC;clk500:OUTSTD_LOGIC;clk1hz:OUTSTD_LOGIC);End;Architectureoneoffenpis中南大学信息院自动化梁雪林设计SignalF1k:STD_LOGIC;signalF500:std_logic;signalF1:std_logic;beginp1:process(clk)variablecnt1:std_logic_vector(1downto0);variablecnt12:std_logic_vector(2downto0);variablecnt13:std_logic_vector(11downto0);beginifclk='1'andclk'eventthenifcnt1=11thenF1k='1';cnt1:=00;--11-00=4fenpingelsecnt1:=cnt1+1;F1k='0';--111-000=8fenpingendif;--111110011111-000000000000=4000fenpingifcnt12=111thenF500='1';cnt12:=000;--11-00=4fenpingelsecnt12:=cnt12+1;F500='0';--111-000=8fenpingendif;ifcnt13=111110011111thenF1='1';cnt13:=000000000000;--11-00=4fenpingelsecnt13:=cnt13+1;F1='0';--111-000=8fenpingendif;endif;endprocess;p2:process(F1k,F500,F1)variablecnt2:std_logic;variablecnt22:std_logic;variablecnt23:std_logic;beginifF1k'eventandF1k='1'thencnt2:=notcnt2;ifcnt2='1'thenclk1k='1';elseclk1k='0';endif;endif;ifF500'eventandF500='1'thencnt22:=notcnt22;ifcnt22='1'thenclk500='1';elseclk500='0';endif;endif;ifF1'eventandF1='1'thencnt23:=notcnt23;中南大学信息院自动化梁雪林设计ifcnt23='1'thenclk1hz='1';elseclk1hz='0';endif;endif;endprocess;end;三、时序仿真图：四、功能说明通过对输入时钟上升沿进行计数，以计数的溢出值F1k、F500、F1的上升沿对计数器输出进行取反操作。从而可以对讲计数频率偶数次分频，且输出方波，占空比50%；4.2秒计时器模块设计一、电路原理：二、源代码：libraryieee;useieee.std_logic_1164.all;中南大学信息院自动化梁雪林设计useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;Entitysecond1isport(clk1s:instd_logic;reset:instd_logic;sec2,sec1:bufferstd_logic_vector(3downto0);--miaogaodiweisec0:outstd_logic--miaojinwei);endsecond1;ArchitectureAofsecond1isbeginprocess(clk1s,reset)beginifreset='0'then--qinglingsec1=0000;sec2=0000;sec0='0';elsifclk1s'eventandclk1s='1'theni