西工大数字集成电路实验报告 数集实验2(1)

实验二、反相器(上)一、分析电路，解答下面的问题1.这个电路是不是反相器，为什么？该门属于有比逻辑，还是无比逻辑，为什么?是。因为当Vin=1时，下拉网络导通，Vout=0；当Vin=0时，M1截止，Vout经RL充电至1，所以是反相器。有比逻辑。因为上拉网络始终导通，所以当下拉网络导通时存在竞争，所以是有比逻辑。2.计算出这个电路的VOHVOL及VIHVIL。（计算可先排除速度饱和的可能）Vin=0时，VOH=2.5VVin=2.5时,假设NMOS工作在临界饱和区：AIVRIvVVVAIVVLWKIDoutLDTinoutDTinD61142`1073.55.207.243.05.21039.7)(2/这样的话根据DDII1，器件实际工作在线性区vVVRIVVVVLWKIinOLLDOLOLTinD5.25.2]2)[(2`6`10115K将，5.0/5.1LW，43.0TV代入kohmRL75解得：OLV0.04633V由图得：VOH=2.5V,VOL=0.0356V.当outinVV时，NMOS工作在饱和区outLDTinDVRIVVLWKI5.2)(2/2`反相器阈值电压outinMVVV0.7932此时-6.8978)43.0(875.255.2,)43.0(9375.125.22inVinVoutinoutVddgVV0.5458||0.9082||gVVVVgVVVMOHMILMMIH由图得：VIH=0.881V,VIL=0.0378V.SP文件：.TITLE1.2UMCMOSINVERTER.optionsprobe.optionstnom=25.optionsingold=2limpts=30000method=gear.optionslvltim=2imax=20gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib'TT.unprotect.globalvddMnoutin00NMOSW=1.5uL=0.5u*（工艺中要求尺寸最大0.5u）RLOUTVDD75kVDDVDD02.5VVININ00.DCVIN02.5V0.1V.op.probedcv(out).end3.分析电路噪声容限。计算NMH(高电平噪声容限)和NML(低电平噪声容限),并使用HSPICE画出反相器的VTC曲线。NMH=VOH-VIH=1.619VNML=VIL-VOL=0.0022VSP文件：.TITLE1.2UMCMOSINVERTER.optionsprobe.optionstnom=25.optionsingold=2limpts=30000method=gear.optionslvltim=2imax=20gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib'TT.unprotect.globalvddMnoutin00NMOSW=1.5uL=0.5u*（工艺中要求尺寸最大0.5u）RLOUTVDD75kVDDVDD02.5VVININ00.DCVIN02.5V0.1V.op.probedcv(out).end4.使用HSPICE画出RL=35k，75K，150k三种情况下的VTC。（从左到右依次为RL=150k,75k,35k）SP文件：.TITLE1.2UMCMOSINVERTER.optionsprobe.optionstnom=25.optionsingold=2limpts=30000method=gear.optionslvltim=2imax=20gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib'TT.unprotect.globalvddMnoutin00NMOSW=1.5uL=0.5uRLVDDOUT75kVDDVDD02.5VVININ00.DCVIN02.5V0.1V.probeV(out).probeV(in).alter.TITLEExercise2.1RL=150kRLVddout150k.alter.TITLEExercise2.1RL=35kRLVddout35k.end5.分别计算Vin=0，2.5v时电路消耗的功率。Vin=0时，P=0VIN=2.5V时。ID=P=VDD*ID=8.18*10-5W6.比较各种RL情况下的VTC,VOHVOL及VIHVIL有怎样的变化。随着电阻增大，OHV保持不变，OLV越来越小。IHV越来越小，ILV越来越小7.高阻抗负载和低阻抗负载所产生的VTC曲线，哪个更理想?低阻抗负载更理想二、分析下面电路，并解决问题。1.计算tPHL，tPLH及tP。（输入为理想阶跃，考虑速度饱和）5.2inVV时，)2/)((2'dastdsatDsatVVVtVddlwkI=)2/63.063.0)43.05.2((5.05.110115264101.417A44101.17)5.206.0971(10417.15.243)971(43VddIVddRDsateqnleqnPHLCRt69.0=0.691.1741031210=2.42810SllPLHCRt69.0=0.697531031210=1.55710S2PHLPLHpttt710255.1242.0=89.6910S2.上升延迟和下降延迟相同吗？解释为什么有这样的结果。上升延迟和下降延迟不相同。因为下降沿N管导通与上升沿导通时的电阻相差比较大。N管输出下拉的能力明显更强。3.计算电路的静态功耗（Vin=0v，Vin=2.5v）。当0inV时，0lP当5.2inVV时，DsatddhIVP=2.51.417410=3.541.417410W4.计算电路动态功耗，假定门电路的输入信号为合理的最高频率。12.2M，0.225mWptf21maxHz106.5108.96*2168-W10105.0106.55.2103-36212max2fVcPddLd5.对2的结果进行仿真验证。(tran仿真；输入加脉冲，上升和下降时间都为5ns)由图得：tPHL=;tPLH=sSP文件：.TITLE1.2UMCMOSINVERTER.optionsprobe.optionstnom=25.optionsingold=2limpts=30000method=gear.optionslvltim=2imax=20gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib'TT.unprotect.globalvddMnoutin00NMOSW=1.5uL=0.5u*（工艺中要求尺寸最大0.5u）RLOUTVDD75kCLOUT03pVDDVDD02.5VVinin0PULSE(02.5v100n5n5n5u10u).TRAN1n30u.measuretranTPHLtrigv(in)val=1.25td=1nrise=2targv(out)+val=1.25td=1nfall=2.measuretranTPLHtrigv(in)val=1.25td=1nfall=2targv(out)+val=1.25td=1nrise=2.probeV(out).probeV(in).end附：进行手工计算时可能用到的数据