复杂可编程逻辑器件第2章PLD基础

中国矿大信电学院编写：FHS第二章可编程逻辑器件基础中国矿大信电学院编写：FHS2.1数字电路的基本组成„数字电路分为:组合逻辑电路时序逻辑电路两大类。„构成组合逻辑电路的基本电路元件是“与门”电路、“或门”电路和“非门”电路。„任何组合逻辑电路都可表示为其所有输入信号的昀小项的和或者昀大项的积的形式。中国矿大信电学院编写：FHS2.1.1组合逻辑电路的基本构成框图„图中X1～Xn是输入信号（也可称为输入变量），Z1～Zm是输出信号，即输入信号的函数。其中：Z1=f1(X1、X2、～Xn)Z2=f2(X1、X2、～Xn)-------------------Zm=fm(X1、X2、～Xn)中国矿大信电学院编写：FHS„时序逻辑电路:在组合逻辑电路的基础上，加上存储与反馈（使用触发器作存储元件）而形成。„时序逻辑电路使用触发器作为存储元件。„触发器记忆电路的状态。„触发器的反馈输出＋原始输入信号通过逻辑关系再决定电路的输出。„由于触发器也是用门电路实现的，所以门电路(包括与门、或门、非门)是构成数字电路的基本部件。中国矿大信电学院编写：FHS2.1.2时序逻辑电路的基本构成框图图中：X1～Xn是时序逻辑电路的输入信号，Z1～Zm是时序逻辑电路的输出信号，Y1～Yr为内部输出（即存储电路的输入驱动信号）y1～ys为存储电路的状态输出（即电路的内部输入信号）若Z1～Zm输出信号不仅与y1～ys信号有关,也与X1～Xn信号有关，则这种时序逻辑电路可称为Mealy电路;若Z1～Zm输出信号只取决于y1～ys信号，则这种时序逻辑电路可称为Moore电路。显然,Moore电路是Mealy电路的一个特例。中国矿大信电学院编写：FHS2.1.3通用型数字逻辑电路的构成由于任何组合逻辑电路都可表示为其所有输入信号的昀小项的和或者昀大项的积，故要得到一个可产生任意逻辑输出的通用型数字逻辑电路，可按以下思路来设计这个通用型数字逻辑电路:1、设计一个有n个输入端的与门阵列。该与门阵列可由用户按要求编程控制，以产生需要的输出乘积项（昀小项）。2、设计一个昀多有2n个输入端的或门阵列，该或门阵列可按用户要求对与门阵列输出的乘积项进行逻辑加，以产生满足用户需要的组合逻辑函数输出。3、对或门阵列的输出信号按用户要求进行存储，并将存储信号反馈连接至与门阵列，以作为其内部输入信号。中国矿大信电学院编写：FHS通用数字逻辑电路的构成中国矿大信电学院编写：FHS由于这种通用型可编程逻辑器件主要是利用“与”阵列和“或”阵列来实现数字逻辑功能，故称这种可编程逻辑器件为阵列型(ARRAY)PLD。阵列型简单PLD器件可分成4大类型：含存储器,组态功能强固定可编程通用阵列逻辑GAL可组态固定可编程可编程阵列逻辑PAL可组态可编程可编程可编程逻辑阵列PLA固定可编程固定可编程只读存储器PROM输出电路或阵列与阵列名称分类中国矿大信电学院编写：FHS2.2PLD中逻辑符号与电路的简化表示方法中国矿大信电学院编写：FHSPLD中与门、或门的逻辑符号表示和连接表示方式„黑点“z”：表示行线与列线在该点是固定连通，用户不能对该点进行编程控制使之断开。„星花“*”：表示可对该点进行编程控制，使行线与列线在该点按需求接通或者断开„交叉点无任何标记;表示行线与列线在该点处不予连接。用户不能对该点进行通/断控制。中国矿大信电学院编写：FHS2.3PROM的结构„PROM的与阵列为全译码阵列，器件的规模将随着输入信号数量n的增加成2n指数级增长。因此PROM一般只用作数据存储器，不用作可编程逻辑器件！„PROM的或阵列为可编程的阵列。用来选取需要的昀小项。„EPROM和E2PROM的结构与PROM相同，只是这两者可反复多次编中国矿大信电学院编写：FHS用PROM实现组合逻辑电路功能实现的函数为：BABAF•+•=1BABAF•+•=2BAF•=3固定连接点（与）编程连接点（或）中国矿大信电学院编写：FHS„从以上例子中可看出，用PROM可以很方便的输出组合逻辑函数。„从组合逻辑电路的角度来看，电路的的输入变量就是PROM的输入地址信号，电路的的输出函数就是PROM中存储的数据。中国矿大信电学院编写：FHS2.4PAL结构„是一种与阵列可编程、或阵列固定的器件。„与阵列可编程使输入项增多，或阵列固定使器件简化。„或阵列固定明显影响了器件编程的灵活性。中国矿大信电学院编写：FHS用PAL实现全加器„1位全加器的输入与输出：⎯An、Bn－加数，被加数⎯Cn－低位的进位⎯Cn+1－本位的进位值⎯Sn－本位的和„全加器的真值表为：输入变量输出函数anbncnsncn＋10000000110010100110110010101011100111111中国矿大信电学院编写：FHS用PAL实现全加器„全加器的真值表：nnnnnnnnnnnnnnnnnnnnCBCABACCBACBACBACBAS++=+++=+1„全加器的与或逻辑表达式是：anbncnsncn＋10000000110010100110110010101011100111111中国矿大信电学院编写：FHSBnAn“或”阵列（固定）SnCn+1“与”阵列(可编程)CnnnnnnnnnnnnnnnnnnnnnCBCABACCBACBACBACBAS++=+++=+1AnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCn用PAL实现全加器中国矿大信电学院编写：FHS一个3输入端PAL的内部结构图与逻辑图该电路包括一个可编程的“与”阵列和一个固定的“或”阵列，每个输出中只包含有两个乘积项，没有附加其他的逻辑电路。中国矿大信电学院编写：FHSPAL器件的输出结构1、专用输出基本门阵列结构输出是与或门或互补输出的与或门。中国矿大信电学院编写：FHSPAL器件的输出结构2、可控极性输出结构通过对异或门的一个输入端进行编程控制（置0或置1），可以从该异或门的输出端得到原变量或反变量的输出,也就达到了控制输出极性的目的。中国矿大信电学院编写：FHSPAL器件的输出结构3、可编程输入/输出结构(简称可编程I/0结构)输出端是一个带有可编程控制端的三态缓冲器。控制端由与逻辑阵列的一个乘积项控制，同时三态缓冲器的输出端又经过一个互补输出的缓冲器反馈到与逻辑阵列上。中国矿大信电学院编写：FHSPAL器件的输出结构4、寄存器输出结构在输出三态缓冲器与或阵列的输出之间串进了由D触发器组成的数据寄存器。同时，D触发器的/Q端又经过互补输出的缓冲器反馈到了与逻辑阵列的输入端。这种输出结构不仅可以存储与或门的输出状态，而且能方便地组成各种时序逻辑电路。中国矿大信电学院编写：FHSPAL器件的命名规则如下：„例如：PAL16L8.2CJ„PAL→表示熔丝型可编程阵列逻辑系列器件„16→表示阵列输入数„L→表示输出形式。L=低电平有效输出；C=互补输出；R=寄存器输出;A=算术寄存器输出;X=异或寄存器输出„8→输出数„2→速度/功率。A=高速；2＝1/2瓦；4＝1/4瓦„C→温度范围。C=0～+75OC;M=-75～+125OC„J→封装。N=塑料DIP封装;J=陶瓷DIP封装;F=扁平封装„PAL器件的引脚数量主要有20脚和24脚。对于20脚PAL，其10号引脚接地，20号引脚接正5V；对于24脚PAL，其12号引脚接地，24号引脚接正5V；„可见，PAL16L8.2CJ就是昀多有16个输入、8个低电平有效输出、功耗为1/2瓦、工作温度范围为0～+75OC、陶瓷DIP封装、20个引脚、工作电压为5V的与或门阵列熔丝型可编程逻辑器件。中国矿大信电学院编写：FHSPALl6L8的内部逻辑结构图该芯片是一种OTP器件，具有一个32×64的可编程与阵列。但其输出结构较简单，没有寄存器，不能用于时序逻辑设计。中国矿大信电学院编写：FHS2.5PLA结构„在简单PLD中,PLA内部的与阵列和或阵列皆可编程，故其内部结构灵活性昀高！„但这带来了编程控制的复杂性，其开发工具也较难设计。„所以PLA未得到普遍推广应用。中国矿大信电学院编写：FHS2.6通用阵列逻辑GAL„美国Lattice公司在PAL器件与或门阵列的基础上于1985年推出了另一种高性能、高应用灵活性的可编程逻辑器件—通用阵列逻辑GAL。„GAL器件采用了浮栅存储E2CMOS工艺，具有电写、电擦、反复编程的特性。„GAL的基本逻辑部分与PAL相同，也是与阵列可编程、或阵列固定的PAL结构，但它与PAL的不同之处是在其输出端设置了可编程的输出逻辑宏单元OLMC(OutputLogicMacroCell)。中国矿大信电学院编写：FHS通用阵列逻辑GAL„通过编程写入，用户可将OLMC设置为不同的工作状态，这样一种型号的GAL器件就能具备PAL器件先前讨论过的全部四种输出模式及其派生类型.„这就为实现组合逻辑电路和时序逻辑电路的分块设计提供了方便，从而显著的增强了器件的通用性，因而GAL被称为“通用”可编程逻辑器件。中国矿大信电学院编写：FHS1、GAL16V8器件的引脚中国矿大信电学院编写：FHS2GAL结构(以GAL16V8为例)GAL器件与PAL器件的区别在于:用可编程的输出逻辑宏单元(OLMC)代替固定连接的或阵列,强化了电路的输出功能。故能够方便的实现各种组合与时序逻辑电路。OLMC中国矿大信电学院编写：FHS1个可编程的与阵列8个输入缓冲器8个输出/反馈缓冲器8个三态输出缓冲器8个输出逻辑宏单元1个时钟输入CLK缓冲器1个输出使能缓冲器GAL结构中国矿大信电学院编写：FHSGAL16V8的逻辑电路结构图„GAL16V8内含：1、一个32X64位的可编程与逻辑阵列；2、l0个输入缓冲器。3、8个三态输出缓冲器。4、8个输出反馈／输入缓冲器。5、一个时钟CLK输入缓冲器。6、一个输出使能且低电平有效缓冲器OE。7、8个输出逻辑宏单元OLMC。„组成或逻辑阵列的8个或门分别包含于8个OLMC中，它们和与逻辑阵列的连接是固定的。中国矿大信电学院编写：FHS•输出逻辑宏单元（OLMC）结构1个或门1个异或门1个D触发器4个多路开关结构控制字SYN中国矿大信电学院编写：FHS异或门的作用„让用户可选择或门是原量输出还是非量输出。„异或门的特点：当输入端的一个输入为0时，其输出等于另一个输入；而当输入端中的一个固定为1时，其输出等于另一个输入的非量。„异或门的引入使得用原函数实现函数困难时可以较简单的通过反函数加以实现。中国矿大信电学院编写：FHS输出逻辑宏单元OLMC(n)的5种组态„不同的可编程器件，其输出结构也略所区别。„GAL16V8器件中的OLMC具有5种组态输出电路。„OLMC的功能取决于熔丝状态SYN、AC0及AC1(n)„选取不同的SYN、AC0及AC1(n)组合，可以使OLMC得到不同的等效输出电路或称不同的组态。中国矿大信电学院编写：FHS(a)专用输入模式(b)专用组合输出模式(c)反馈组合输出模式(d)时序电路中的组合输出模式(e)寄存器输出模式中国矿大信电学院编写：FHS(a)专用输入模式在专用输入模式下，引脚I/O(n)只能作为输入使用，连接到I/O(n)上的输入信号作用于相邻的OLMC，来自邻级输出的(m)信号接到与逻辑阵列的输入上。中国矿大信电学院编写：FHS(b)专用组合输出模式这时输出三态缓冲器处于连通(工作)状态，异或门的输出经过输出三态缓冲器送到引脚端。中国矿大信电学院编写：FHS(C)反馈组合输出模式在反馈组合输出模式下，由第1乘积项来控制输出三态缓冲器的通/断，且输出信号又反送到逻辑阵列中去。中国矿大信电学院编写：FHS(d)时序电路中的组合输出模式„这时GALl6V8构成一个时序逻辑电路，这个OLMC是该时序逻辑电路中的组合逻辑部分的输出。相邻的OLMC中至少会有一个是寄存器输出模式。„在这种工作模式下，异或门的输出不经过触发器而直接送到输出端。中国矿大信电学院编写：FHS(e)寄存器输出模式„这时异或门的输出连接到触发器的D输入端，触发器的Q端经三态缓冲器送到