SMT 流程图(XXXX版)

第八章可编程逻辑器件•8.1概述•8.2现场可编程逻辑阵列（FPLA）•8.3可编程阵列逻辑（PAL）•8.4通用阵列逻辑（GAL）•8.5可擦除的可编程逻辑器件（EPLD）•8.6现场可编程门阵列（FPGA）•8.7PLD的编程（无图）•8.8在系统可编程逻辑器件（ISP－PLD）返回8.1概述•图8.1.1PLD电路中门电路的惯用画法（a）与门•（b）输出恒等于0的与门•（c）或门•（d）互补输出的缓冲器•（e）三态输出的缓冲器返回图8.1.1PLD电路中门电路的惯用画法（a）与门（b）输出恒等于0的与门（c）或门（d）互补输出的缓冲器（e）三态输出的缓冲器返回8.2现场可编程逻辑阵列（FPLA）•图8.2.1FPLA的基本电路结构•图8.2.2FPLA的异或输出结构•图8.2.3时序逻辑型FPLA的电路结构返回图8.2.1FPLA的基本电路结构返回图8.2.2FPLA的异或输出结构返回图8.2.3时序逻辑型FPLA的电路结构返回8.3可编程阵列逻辑（PAL）•图8.3.1PAL器件的基本电路结构•图8.3.2编程后的PAL电路•图8.3.3具有互补输出的专用输出结构•图8.3.4PAL的可编程输入/输出结构•图8.3.5带有异或门的可编程输入/输出结构•图8.3.6PAL的寄存器输出结构•图8.3.7PAL的异或输出结构•图8.3.8PAL的运算选通反馈结构•图8.3.9产生16种算术、逻辑运算的编程情况•图8.3.10PAL14H4按式〔8.3.2〕编程后的逻辑图•图8.3.11例8.3.2输出状态的卡诺图•图8.3.12例8.3.2中编程后的PAL16R4的逻辑图返回图8.3.1PAL器件的基本电路结构返回图8.3.2编程后的PAL电路返回图8.3.3具有互补输出的专用输出结构返回图8.3.4PAL的可编程输入/输出结构返回图8.3.5带有异或门的可编程输入/输出结构返回图8.3.6PAL的寄存器输出结构返回图8.3.7PAL的异或输出结构返回图8.3.8PAL的运算选通反馈结构返回图8.3.9产生16种算术、逻辑运算的编程情况返回图8.3.10PAL14H4按式〔8.3.2〕编程后的逻辑图返回图8.3.11例8.3.2输出状态的卡诺图返回图8.3.12例8.3.2中编程后的PAL16R4的逻辑图返回8.4通用阵列逻辑（GAL）•图8.4.1GAL16V8的电路结构图•图8.4.2由3个编程单元构成的与门•图8.4.3GAL16V8编程单元的地址分配•图8.4.4OLMC的结构框图•图8.4.5GAL16V8结构控制字的组成•图8.4.6OLMC5种工作模式下的简化电路（图中NC表示不连接）（a）专用输入模式（b）专用组合输出模式（c）反馈组合输出模式（d）时序电路中的组合输出模式（e）寄存器输出模式•图8.4.7GAL的输入缓冲器电路•图8.4.8GAL的输出缓冲器电路•图8.4.9GAL的静态输出特性（a）输出为高电平时（b）输出为低电平时返回图8.4.1GAL16V8的电路结构图返回图8.4.2由3个编程单元构成的与门返回图8.4.3GAL16V8编程单元的地址分配返回图8.4.4OLMC的结构框图返回图8.4.5GAL16V8结构控制字的组成返回图8.4.6OLMC5种工作模式下的简化电路（图中NC表示不连接）（a）专用输入模式（b）专用组合输出模式（c）反馈组合输出模式（d）时序电路中的组合输出模式（e）寄存器输出模式返回图8.4.7GAL的输入缓冲器电路返回图8.4.8GAL的输出缓冲器电路返回图8.4.9GAL的静态输出特性（a）输出为高电平时（b）输出为低电平时返回8.5可擦除的可编程逻辑器件（EPLD）•图8.5.1AT22V10的电路结构框图•图8.5.2每组乘积项分为两部分的可编程结构•图8.5.3与－或逻辑阵列的乘积项共享结构•图8.5.4AT22V10的OLMC电路结构图•图8.5.5ATV750的OLMC电路结构图返回图8.5.1AT22V10的电路结构框图返回图8.5.2每组乘积项分为两部分的可编程结构返回图8.5.3与－或逻辑阵列的乘积项共享结构返回图8.5.4AT22V10的OLMC电路结构图返回图8.5.5ATV750的OLMC电路结构图返回8.6现场可编程门阵列（FPGA）•图8.6.1FPGA的基本结构框图•图8.6.2FPGA内静态存储器的存储单元•图8.6.3XC2064的IOB电路•图8.6.4XC2064的CLB电路•图8.6.5XC2064中CLB的3种组态（a）四变量任意函数（b）两个三变量任意函数（c）五变量逻辑函数•图8.6.6二变量通用逻辑模块的原理图•图8.6.7XC2064中CLB的存储电路•图8.6.8FPGA内部的互连资源•图8.6.9开关矩阵和可编程连接点•图8.6.10利用水平和垂直通用连线和开关矩阵实现连接•图8.6.11用直接连线实现连接•图8.6.12XC2064的主并装载模式（a）电路接法（b）写入数据的时序图•图8.6.13石英晶体振荡器电路•图8.6.14装载过程的流程图返回图8.6.1FPGA的基本结构框图返回图8.6.2FPGA内静态存储器的存储单元返回图8.6.3XC2064的IOB电路返回图8.6.4XC2064的CLB电路返回图8.6.5XC2064中CLB的3种组态（a）四变量任意函数（b）两个三变量任意函数（c）五变量逻辑函数返回图8.6.6二变量通用逻辑模块的原理图返回图8.6.7XC2064中CLB的存储电路返回图8.6.8FPGA内部的互连资源返回图8.6.9开关矩阵和可编程连接点返回图8.6.10利用水平和垂直通用连线和开关矩阵实现连接返回图8.6.11用直接连线实现连接返回图8.6.12XC2064的主并装载模式（a）电路接法（b）写入数据的时序图返回图8.6.13石英晶体振荡器电路返回图8.6.14装载过程的流程图返回8.8在系统可编程逻辑器件（ISP－PLD）•图8.8.1ispGAL16z8的电路结构框图•图8.8.2ispGAL16z8编程操作流程图•图8.8.3ispLSI1032的电路结构框图•图8.8.4ispLSI1032的逻辑功能划分框图•图8.8.5通用逻辑模块（GLB）的电路结构•图8.8.6GLB的其它几种组态模式（a）高速旁路模式（b）异或逻辑模式（c）单乘积项模式•图8.8.7输入/输出单元（IOC）的电路结构•图8.8.8IOC的各种组态•图8.8.9ispLSI器件的编程接口•图8.8.10ispGDS22的结构框图•图8.8.11ispGDS22的输入/输出单元（IOC）返回图8.8.1ispGAL16z8的电路结构框图返回图8.8.2ispGAL16z8编程操作流程图返回图8.8.3ispLSI1032的电路结构框图返回图8.8.4ispLSI1032的逻辑功能划分框图返回图8.8.5通用逻辑模块（GLB）的电路结构返回图8.8.6GLB的其它几种组态模式（a）高速旁路模式（b）异或逻辑模式（c）单乘积项模式返回图8.8.7输入/输出单元（IOC）的电路结构返回图8.8.8IOC的各种组态返回图8.8.9ispLSI器件的编程接口返回图8.8.10ispGDS22的结构框图返回图8.8.11ispGDS22的输入/输出单元（IOC）返回