时序逻辑电路

第六章时序逻辑电路时序逻辑电路简称时序电路，与组合逻辑电路并驾齐驱，是数字电路两大重要分支之一。本章首先介绍时序逻辑电路的基本概念、特点及时序逻辑电路的一般分析方法。然后重点讨论典型时序逻辑部件计数器和寄存器的工作原理、逻辑功能、集成芯片及其使用方法及典型应用。最后简要介绍同步时序逻辑电路的设计方法。6.1时序逻辑电路的基本概念一．时序逻辑电路的结构及特点时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。时序电路中必须含有具有记忆能力的存储器件。存储器件的种类很多，如触发器、延迟线、磁性器件等，但最常用的是触发器。由触发器作存储器件的时序电路的基本结构框图如图6.1.1所示，一般来说，它由组和电路和触发器两部分组成。组合电路触发器电路1XiXZ1Zj1QmQ1DDm…………输入信号信号输出触发器触发器输入信号输出信号CP图6.1.1时序逻辑电路框图二．时序逻辑电路的分类按照电路状态转换情况不同，时序电路分为同步时序电路和异步时序电路两大类。按照电路中输出变量是否和输入变量直接相关，时序电路又分为米里（Mealy）型电路和莫尔（Moore）型电路。米里型电路的外部输出Z既与触发器的状态Qn有关，又与外部输入X有关。而莫尔型电路的外部输出Z仅与触发器的状态Qn有关，而与外部输入X无关。6.2时序逻辑电路的一般分析方法一．分析时序逻辑电路的一般步骤21．根据给定的时序电路图写出下列各逻辑方程式：（1）各触发器的时钟方程。（2）时序电路的输出方程。（3）各触发器的驱动方程。2．将驱动方程代入相应触发器的特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。4．根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。下面举例说明时序逻辑电路的具体分析方法。二．同步时序逻辑电路的分析举例例6.2.1：试分析图6.2.2所示的时序逻辑电路1J1KC1┌┌1J1KC1┌┌1Q0QCPXZ=1=1=1&FF1FF011图6.2.2例6.2.1的逻辑电路图解：由于图6.2.2为同步时序逻辑电路，图中的两个触发器都接至同一个时钟脉冲源CP，所以各触发器的时钟方程可以不写。（1）写出输出方程：nnQQXZ01)(（6.1.5）（2）写出驱动方程：nQXJ1010K（6.1.6a）nQXJ0111K（6.1.6b）（3）写出JK触发器的特性方程nnnQKQJQ1，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：nnnnnQQXQKQJQ01000010)(（6.1.7a）nnnnnQQXQKQJQ10111111)(（6.1.7b）（4）作状态转换表及状态图由于输入控制信号X可取1，也可取0，所以分两种情况列状态转换表和画状态图。①当X=0时。将X=0代入输出方程（6.1.5）和触发器的次态方程（6.1.7），则输出方程简化为：nnQQZ01；触发器的次态方程简化为：nnnQQQ0110，nnnQQQ1011。设电路的现态为0001nnQQ，依次代入上述触发器的次态方程和输出方程中进行计3算，得到电路的状态转换表如表6.2.1所示。根据表6.2.1所示的状态转换表可得状态转换图如图6.2.3所示。②当X=1时。输出方程简化为：nnQQZ01；触发器的次态方程简化为：nnnQQQ0110，nnnQQQ1011计算可得电路的状态转换表如表6.2.2所示，状态图如图6.2.4所示。将图6.2.3和图6.2.4合并起来，就是电路完整的状态图，如图6.2.5所示。（5）画时序波形图。如图6.2.6所示。1Q0QXCPZ图6.2.6例6.2.1电路的时序波形图（6）逻辑功能分析该电路一共有3个状态00、01、10。当X=0时，按照加1规律从00→01→10→00表6.2.1X=0时的状态表现态次态输出nQ1nQ011nQ10nQZ000110011000001表6.2.2X=1时的状态表现态次态输出nQ1nQ011nQ10nQY0010011001001001QQ0000110/0/0/16.2.3X=0时的状态图Q/06.2.4X=1时的状态图/0/101110000Q0001100/00/00/11/11/01/0图6.2.5例6.2.1完整的状态图4循环变化，并每当转换为10状态（最大数）时，输出Z=1。当X=1时，按照减1规律从10→01→00→10循环变化，并每当转换为00状态（最小数）时，输出Z=1。所以该电路是一个可控的3进制计数器，当X=0时，作加法计数，Z是进位信号；当X=1时，作减法计数，Z是借位信号。三．异步时序逻辑电路的分析举例由于在异步时序逻辑电路中，没有统一的时钟脉冲，因此，分析时必须写出时钟方程。例6.2.2：试分析图6.2.7所示的时序逻辑电路C1FF0∧1D1FFC1∧1DCP0QQ1Z&图6.2.7例6.2.2的逻辑电路图解：（1）写出各逻辑方程式。①时钟方程：CP0=CP（时钟脉冲源的上升沿触发。）CP1=Q0（当FF0的Q0由0→1时，Q1才可能改变状态，否则Q1将保持原状态不变。）②输出方程：nnQQZ01（6.1.8）③各触发器的驱动方程：nQD00nQD11（6.1.9）（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：nnQDQ0010（CP由0→1时此式有效）（6.1.10a）1111nnQDQ（Q0由0→1时此式有效）（6.1.10b）（3）作状态转换表、状态图、时序图表6.2.3例6.2.2电路的状态转换表现态次态输出时钟脉冲nQ1nQ011nQ10nQZCP1CP000111001111001001000↑↑0↑↑↑0↑5根据状态转换表可得状态转换图如图6.2.8所示，时序图如图6.2.9所示。Q/0/0/110111000Q/001Z1QCPQ0图6.2.8例6.2.2电路的状态图图6.2.9例6.2.2电路的时序图（5）逻辑功能分析由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。6.3计数器计数器——用以统计输入脉冲CP个数的电路。计数器的分类：按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。一．二进制计数器1．二进制异步计数器（1）二进制异步加法计数器。图6.3.1所示为由4个下降沿触发的JK触发器组成的4位异步二进制加法计数器的逻辑图。图中JK触发器都接成T’触发器（即J=K=1）。最低位触发器FF0的时钟脉冲输入端接计数脉冲CP，其他触发器的时钟脉冲输入端接相邻低位触发器的Q端。1J1KC12Q1QCPFF3R∧1KFF21JC1R∧1KFF1Q1J0C1R∧R0FF∧1JC11KQ31CR计数脉冲清零脉冲QQQQ图6.3.1由JK触发器组成的4位异步二进制加法计数器的逻辑图由于该电路的连线简单且规律性强，无须用前面介绍的分析步骤进行分析，只需作简单的观察与分析就可画出时序波形图或状态图，这种分析方法称为“观察法”。6用“观察法”作出该电路的时序波形图如图6.3.2所示，状态图如图6.3.3所示。由状态图可见，从初态0000（由清零脉冲所置）开始，每输入一个计数脉冲，计数器的状态按二进制加法规律加1，所以是二进制加法计数器（4位）。又因为该计数器有0000～1111共16个状态，所以也称16进制（1位）加法计数器或模16（M=16）加法计数器。图6.3.2图6.3.1所示电路的时序图图6.3.3图6.3.1所示电路的状态图另外，从时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，也就是说，Q0、Ql、Q2、Q3分别对CP波形进行了二分频、四分频、八分频、十六分频，因而计数器也可作为分频器。异步二进制计数器结构简单，改变级联触发器的个数，可以很方便地改变二进制计数器的位数，n个触发器构成n位二进制计数器或模2n计数器，或2n分频器。（2）二进制异步减法计数器将图6.3.1所示电路中FF1、FF2、FF3的时钟脉冲输入端改接到相邻低位触发器的Q端就可构成二进制异步减法计数器，其工作原理请读者自行分析。图6.3.4所示是用4个上升沿触发的D触发器组成的4位异步二进制减法计数器的逻辑图。CPQ01Q2Q3Q2310QQQQ00000001001000110100010101110110100010011010101111001101111011117C1CPFF31D∧Q3计数脉冲QRQ31DQQ22FF∧C1R2Q1DQQ11FF∧C1R1Q1DQQ00FF∧C1R0Q清零脉冲CR图6.3.4D触发器组成的4位异步二进制减法计数器的逻辑图从图6.3.1和图6.3.6可见，用JK触发器和D触发器都可以很方便地组成二进制异步计数器。方法是先将触发器都接成T’触发器，然后根据加、减计数方式及触发器为上升沿还是下降沿触发来决定各触发器之间的连接方式。QCPQ0Q21Q3图6.3.5图6.3.4电路的时序图2310QQQQ0000111111101101110010111001101010000111011001010100001100100001图6.3.6图6.3.4电路的状态图在二进制异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现，所以异步计数器的工作速度较低。为了提高计数速度，可采用同步计数器。2．二进制同步计数器（1）二进制同步加法计数器图6.3.7所示为由4个JK触发器组成的4位同步二进制加法计数器的逻辑图。图中各触发器的时钟脉冲输入端接同一计数脉冲CP，显然，这是一个同步时序电路。各触发器的驱动方程分别为：J0=K0=1，8J1=K1=Q0，J2=K2=Q0Q1，J3=K3=Q0Q1Q2QQ1KR1J2QC10∧C111JFFRQ计数脉冲清零脉冲CR∧0∧Q1JRFFQ11KC1∧3FF1KRFFC1CP2Q1Q1K1J3&&&&图6.3.74位同步二进制加法计数器的逻辑图由于该电路的驱动方程规律性较强，也只需用“观察法”就可画出时序波形图或状态表。表6.3.1图6.3.7所示4位二进制同步加法计数器的状态表计数脉冲序号电路状态等效十进制数Q3Q2Q1Q001234567891011121314151600000001001000110100010101100111100010011010101111001101111011110000012345678910111213141509由于同步计数器的计数脉冲CP同时接到各位触发器的时钟脉冲输入端，当计数脉冲到来时，应该翻转的触发器同时翻转，所以速度比异步计数器高，但电路结构比异步计数器复杂。（2）二进制同步减法计数器4位二进制同步减法计数器的状态表如表6.3.2所示，分析其翻转规律并与4位二进制同步加法计数器相比较，很容易看出，只要将图6.3.7所示电路的各触发器的驱动方程改为：J0=K0=1J1=K1=0QJ2=K2=10QQJ3=K3=210QQQ就构成了4位二进制同步减法计数器。表6.3.24位二进制同步减法计数器的状态表计数脉冲序号电路状态等效十进制数Q3Q2Q1Q00123456789101112131415160000111111101101110010111010100110000111011001010100001100100001000001514131211109876543210（3）二进制同步可逆计数器既能作加计数又能作减计数的计数器称为可逆计数器。将前面介绍的4位二进制同步加法计数器和减法计数器合并起开，并引