Altera 在65nm 半导体工艺上的发展策略2

白皮书Altera在65nm半导体工艺上的发展策略引言Altera在65nm半导体制造工艺上的发展策略是充分利用先进的技术和方法，以最低的成本为客户提供性能最好的器件，同时降低客户风险，保证产品尽快面市。Altera在130nm和90nm器件上的市场份额表明，有效控制高端半导体技术中存在的风险，能够提高FPGA体系结构在市场上的受欢迎程度。因此，早自2003年初以来，Altera就一直在稳步开发和测试其65nm技术。本文研究Altera在65nm工艺上的工程策略，介绍公司如何为客户降低生产和计划风险，并同时从根本上提高密度、性能，及降低成本和功耗。随着半导体制造技术达到新的极限，在65nm工艺节点上出现了特殊的产品规划、设计和交付挑战。在130nm和90nm通道尺度上还可以处理的深亚微米效应，包括功耗增加、工艺偏差以及参数失效等，成为65nm工艺最显著的工程挑战。这一工艺节点的IC开发存在很大的风险，会影响FPGA的工艺和性能。由于许多客户选择了可编程逻辑作为减小风险的策略，Altera应用业界最前沿、最全面的方法来控制这种风险。65nm的功耗迈向65nm工艺体现了Moore定律对密度和性能的预测。例如，与基于90nm的StratixII器件相比，下一代65nm工艺Stratix®FPGA系列在性能上高出20％，将进一步巩固Altera在密度上的领先地位，并扩大Altera®的器件优势。65nm工艺也将降低AlteraCyclone®系列器件的成本，与竞争产品相比，具有更大的性价比优势。然而，65nm工艺在性能上的提高会导致功耗明显增加，器件可能会消耗过高的功率。如果不采用降低功耗的方法，由于静态功耗增加，65nm工艺的功耗将成为关键问题。漏电流是导致静态功耗增加的主要原因，漏电流包括65nm工艺上更薄的栅极氧化层隧道电流，以及亚阈值泄漏等(沟道和漏极至源极电流)。图1显示了这些漏电流源(蓝色表示)是怎样随着逻辑门尺寸(绿色表示)的下降而增加的。同样的，如果不采取特殊的功耗优化措施，由于开关晶体管密度的增加以及开关频率的增加，动态功耗也会增加。图1.在更小的工艺尺寸上，静态功耗会显著增加。尽管不同应用有不同的功耗要求，低功耗在成本、复杂度和可靠性上有明显的优势，因此，降低功耗对任何硬件平台总是有好处的。除了65nm工艺对功耗特性的要求之外，当今的设计趋势(例如，提高系统外形的紧凑度以及便携性)，也大大增加了PLD对功耗的敏感程度。在某些“范围受限”的应用中，墙插电源是主要供电电源，系统外形非常小，而且非常薄，很难采用气流、热沉以及其他散热管理方案。便携式应用是FPGA相对较新的应用领域，在这种应用中，电池使用时间对静态和动态功耗提出了新的限制要求。设计目标的变化促使功耗成为选择PLD的首要标准。“在需要的地方提高性能”—Altera降低功耗的策略客户使用的Altera器件和Quartus®II软件是Altera的IC设计人员和软件工程师密切合作、共同努力而设计实现的。例如，Altera的IC设计人员和软件工程师采用通用共享模型集，综合考虑功耗和性能，确定最佳方案是采用硬件还是通过软件实现。Altera在降低65nm功耗上的策略是结合高级工艺技术、改进的结构以及强大的软件工具，尽可能满足客户的功耗和性能要求。Altera还为可编程逻辑提供当今最精确的功耗估算工具。Altera在降低功耗上的策略是帮助客户尽可能的控制好功耗和性能，在这两方面达到均衡。Altera的65nm低功耗策略包括：■功耗最佳硅工艺●三次氧化●芯片应变●低k绝缘■用户可选的内核电压■可设置功耗技术●高性能模式●低功耗模式■QuartusII软件中内置的PowerPlay功耗分析和优化工具功耗最佳硅工艺在65nm工艺中，Altera采用了三次氧化技术来降低漏电流。三次氧化提高了晶体管电压阈值，但是会降低晶体管的性能，因此，Altera巧妙的采用了这种晶体管技术来降低功耗，同时为用户设计提供最佳性能。Altera还使用了应变硅，提高晶体管中的载流子移动能力，增加驱动电流，但是不会增加漏电流。最后，Altera使用低k绝缘工艺来隔离金属层，减小了电容，从而直接降低了动态功耗。用户可选的内核电压用户可选的内核电压使客户能够选择不同等级的功耗和性能。选择最低的支持内核电压，平均降低30％的动态功耗。如果性能没有达到要求，用户可以选择更高的电压，然后使用不同的方法来降低功耗，而不会破坏时序要求，如图2所示。图2.Altera在65nm工艺上降低功耗的方法包括工艺优化和用户可选的功耗优化工具可设置功耗技术Altera对典型FPGA设计的分析表明，为达到最终用户性能要求而设计的关键通道数量以及关键通道的速率对功耗影响较大。分析结果显示，高密度FPGA中有10％的逻辑位于设计中的关键通道上。Altera可设置功耗技术将器件中的不同逻辑电路配置为运行在高性能模式或者低功耗模式中。利用这一独特的技术，关键通道可以工作在高性能模式下，而设计的其余部分则工作在低功耗模式下，以使功耗达到最低值。采用这种强大的FPGA结构特性，用户能够得到所需要的性能，满足设计的特殊要求，同时降低器件其他部分的功耗。通过使用AlteraQuartusII软件，用户可以实现这些功耗优势。该软件具有PLD业界最精确的功耗工具，包括功耗优化向导、功耗估算，以及功耗优化的三个步骤，具体如下所述：■“功耗预知”逻辑综合：QuartusII软件对设计进行综合，减少或者去除高频触发逻辑，降低每一时钟周期中访问的RAM模块数量。■功耗预知布局布线：QuartusII软件对信号进行布局，减小电容，或者建立更省电的DSP模块配置。■功耗预知模式汇集：QuartusII软件对器件中没有使用的部分进行设置，使其进入低功耗模式，从而降低了总功耗。PowerPlay功耗分析和优化工具QuartusII软件含有PowerPlay功耗分析和优化工具，根据时序约束，自动进行功耗优化。设计工程师将时序约束设置为设计输入流程的一部分，对设计进行综合。PowerPlay功耗分析工具为每一逻辑区域自动选择所需要的性能，通过功耗预知布局布线来降低功耗。这样，最终设计能够以最小功耗满足客户的时序要求。Altera的功耗/性能优势Altera在65nm工艺上的功耗策略显著降低了65nm器件的漏电流。尽管业界普遍认为65nm器件较大的漏电流会导致出现用户无法承受的静态功耗，但是Altera的65nmFPGA要比90nmFPGA和竞争65nmFPGA的静态功耗低。通过积极采用创新的功耗降低技术，Altera的65nmFPGA动态功耗也要低于90nmFPGA和竞争65nmFPGA，而性能则大大提高。除了更低的功耗以外，Altera还延续了对竞争65nm产品的性能优势。例如，一个设计从90nmStratixII器件移植到65nmStratixIII器件后，在相同的工作频率下，其功耗将会降低50％(参见表1)。希望通过从StratixIIFPGA转向StratixIIIFPGA来提高性能的用户，在功耗上将会降低30％，同时在性能上提高20％。表1.Altera努力降低65nm工艺的功耗，不但提高了性能，而且功耗要低于90nm器件。设计时钟频率从StratixII器件到StratixIII器件的总功耗变化+20%-30%等值-50%采用FPGA设计软件，通过从工艺创新到智能功耗管理的所有功耗管理措施，Altera用户在65nm工艺上获得了最大利益，得到了所需的性能以及最低的功耗。65nm产品生产挑战Altera虽然克服了这些功耗问题，但是在转向更高级工艺时，还存在固有的生产风险。在更小的几何尺寸上，制造工艺的变化对器件工作影响很大。半导体制造工艺的变化来自多种原因，包括光刻效应、化学机械抛光(CMP)导致的金属层厚度变化、搀杂波动、逻辑门尺寸和氧化层厚度的变化以及量子阱邻近效应(WPE)等。尤其是65nm工艺光刻技术，由于器件尺寸以及彼此之间的空隙小于光刻的光半波长，因此在这一节点上存在很大的挑战。这意味着不能通过简单的使用对应形状和尺寸的光掩模板，在管芯上实现芯片功能，因为失真会导致最终得到的特性偏离最初的设想。已经开发了多种方法来解决这一问题，包括光接近校正(OPC)和相移掩模(PSM)等分辨率增强技术。然而，所有这些方法都没有彻底消除光刻导致的失真，而有些方法还引入了其他失真，导致更大的偏差。不管来源如何，这些不稳定性是亚微米半导体生产面临的最大挑战。例如，在90nm设计中，WPE会增加60mV的阈值电压变化，导致对设计电路的预测偏离(1)。随着晶体管之间距离的缩短，这些效应的影响更加严重。布局产生的杂散电阻和电容也增加了亚微米生产工艺的难度，对时序和信号完整性有一定的影响，而且对这些效应也越来越难进行建模和分析。降低65nm生产风险的策略Altera采用了最新的技术来降低65nm生产中不利因素的影响。为了可靠实现工艺优势，同时降低前沿技术的风险，Altera采用的策略包括先进的工艺技术、全面的65nm测试芯片程序以及降低缺陷密度的成熟系统。统计静态时序分析降低了工艺拐点偏差Altera采用的最新生产稳定技术是统计时序建模和分析，考虑了不同工艺、电压和温度条件下的时序和功能的统计分布，而不是仅仅关注最好和最差数值的传统方法。采用这些分布结果，了解电路在不同条件下的工作情况，Altera能够实现更好的性能和参量效率。为了实现统计时序建模等前沿技术，Altera开发了专用方法，采用了来自多个EDA供应商的高级工具。例如，Altera使用Synopsys提供的“偏差预知”Star-RCXT工具，为杂散提取产生精确的电阻电容(RC)杂散值。Toshiba、Renesas和ATI在亚微米设计中也采用了Star-RCXT，它能够为65nm工艺中各种偏差导致的杂散现象进行精确建模，包括WPE和用于CMP偏置变化的金属填充工艺等(2)。通过采用最新的技术和工具来了解并评估65nm设计中的大量难点，例如杂散现象的来源和数值大小等，Altera降低了实现65nm器件可靠生产过程中的不确定性。独特的冗余技术提高了器件产量Altera是唯一使用专利冗余技术的可编程逻辑供应商。在提高器件产量和器件可用性上，冗余是非常有效的方法。Altera在其FPGA中嵌入“冗余”列电路来实现这一技术。如果确定某一列存在制造缺陷，利用电熔丝停止使用该列，激活冗余列。这一技术保留了管芯，从而提高了硅晶片的总产量。在工艺或者器件的早期阶段，较大的管芯更容易受到缺陷的影响，因此，冗余技术对大管芯更有效。在大管芯器件中采用冗余技术能够将产量提高8倍，如图3中的黄色曲线所示。通过这种方式，冗余技术提高了工艺周期早期的产量，迅速降低了成本。随着制造工艺的成熟和缺陷密度的增大，冗余技术将继续扮演重要角色，帮助Altera在今后将产量提高两倍，如图3中的蓝色曲线所示。总体上，冗余技术在Altera目前的产品质量中发挥了关键作用，使Alera能够比其他可编程逻辑供应商更迅速的提供大批量质量可靠的产品，特别是高密度产品。图3.在产品生命周期中，冗余技术实现了更高的产量。管芯尺寸以及冗余器件和非冗余器件中好管芯总比例对比。全面的测试芯片程序降低了客户的风险在130nm和90nm器件生产中，对于新半导体工艺体系结构和器件特性的早期评估以及精细加工，测试芯片程序是非常有价值的工具。这一策略使Altera的这些器件产量稳步实现量产，已经证明是可编程逻辑行业的“特征点”。Altera在2003年4月下单生产了第一批65nm测试芯片，首批11款测试芯片用于仔细评估不同的电路、模块和设计方法。Altera的测试芯片程序在业界是最全面的，在产品投产之前，可以对65nm工艺的所有单元进行评估。利用系列测试芯片(如表2所示)，Altera采用了更多的特性和体系结构单元对设计进行分析和验证，包括早期技术评估、电路特性可行性测试和确定布线结构，以及优化等。表2.Altera全面的测试芯片程序帮助客户避免了高级工艺开发中的风险