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基带码型变换设计——AMI码码型变换1技术指标1.1设计AMI码的编译码电路；1.2输入信号为24位的周期NRZ码1.3编译码延时小于3个码元宽度2基本原理AMI（AlternativeMarkInversion）码的全称是传号交替反转码，是通信编码中的一种，为极性交替翻转码，由高电平和低电平表示两个极性。其编码规则为：将消息码中的信号“1”传号交替变换为“+1”、“-1”，而“0”保持不变。例如：消息码0110000101110110AMI码0+1-10000+10-1+1-10+1-10解码规则为：将收到的符号序列所有的-1变成+1。AMI码的编码电路的实现主要解决的问题是将高电平转化为交替变化的正负电平，译码电路主要解决的问题是将负电平转化为正电平。可以采用逻辑门电路与运算放大器组成的电路或者CPLD（可编程逻辑器件）的组合实现。3设计方案及功能分析3.1方案一：基于运算放大器的AMI编译码电路的实现3.1.1编码电路的设计编码电路图如下图1基于运算放大器的AMI编码电路实现编码电路由一个JK触发器、三个与门、一个非门、两个运算放大器及六个电阻和一个电容组成。第一个与门一端接NRZ脉冲输入，另一端接频率为NRZ倍的时钟脉冲源，它的主要作用是将非归零码转换为归零码。JK触发器的JK端与第一个与门的输出端相连。时钟信号通过非门作为JK触发器的触发脉冲以保证在每个码元起始位置有上升沿触发。Q端和Q非端分别和一个与门相连两个与门的另一端都和归零码输出相连。这部分电路的作用是将归零消息码的“1”信号变为交替的“0”、“1”和交替的“1”、“0”分别输出。第二个与门和第三个与门的输出端分别作为一个求差运算放大器的输入，将交替变化的0”、“1”，“1”、“0”想减得到AMI码。由于这样得到的AMI码中掺杂着冲击信号，因此要添加电容将其滤除。后面再加以同向放大电路作为缓冲。NRZ码及其转换成的归零码形如下：图2NRZ码和归零码单极性归零信号“1”转换为交替变化的“0”、“1”，“1”、“0”波形如下：图3单极性归零码“1”转换为交替变化的“0”、“1”，“1”、“0”交替变化的“0”“1”，“1”“0”序列通过求差运算放大器并由电容滤波、同向放大以后的波形如下图图4AMI编码输出3.1.2译码电路的设计译码电路图如下图5译码电路图译码过程实际上是编码的逆过程。首先通过两个方向相反的二极管将归零AMI码转化为“0”“0”、“1”“0”、“0”“-1”两路单极性码，通过减法器相减以后得到单极性归零信号。一部分输入一个自同步电路提取码元定时信息，码元定时信息送入比较器构成的抽样判决器进行抽样判决后得到比原脉冲延时一个码元的定时信息序列。AMI码及其转换的单极性归零码和定时信息序列如下图所示：图6AMI码、单极性归零码、定时信息序列由D触发器的功能可知，将单极性归零码同向放大电路以后作为D触发器的D端输入，并用定时信息序列作为其触发脉冲，即可将该单极性归零信号还原为对应的NRZ码。而这波形如下图所示：图7单极性归零码及译码后对应的NRZ码3.1.3全电路设计全电路只需将编码电路的AMI码输出端接到译码电路的AMI输入端即可，电路图如下如下：图8全电路图测得NRZ码输入和末端D触发器输出波形如图所示：图9NRZ码输入及对应编译码电路输出3.2方案二：基于CPLD的AMI码编译码电路设计由于CPLD只能处理数字信息，输出为“0”或者“1”，而AMI码为双极性码，包含“0”、“1”、“-1”，故需要外围电路辅助。而由于实验仪器设计模块AMI编译码外围电路已确定，我们所要做的是，分析外围电路功能并根据其功能设计CPLD内部电路。3.2.1编码电路的设计3.2.1.1编码电路外围电路：图10编码外围电路电路原理：图中芯片为4052，是一个差分4通道数字控制模拟开关有A、B两个控制输入端和INH使能端。其真值表及引脚功能如下：4052真值表INHBA输出0000X,0Y0011X,1Y0102X,2Y0113X,3Y1**NONE表14052真值表4052引脚功能说明引脚号符号功能1245IN/OUTY通道输入/输出端11121415IN/OUTX通道输入/输出端910AB地址端3IN/OUTY公共输入/输出端13IN/OUTX通道输入/输出端6INH禁止端7VEE模拟信号接地端8VSS数字信号接地端16VDD电源+表24052引脚功能说明由上两表可以看出编码外围电路中，INH为低电平模拟开关导通，AMIA、AMIB和X输出的关系见下表：AMIAAMIBX输出00001010111-1表3AMIA、AMIB与X输出关系由上表可知AMIA、AMIB的“0”“0”，“0”“1”，“1”“1”分别控制输出的“0”、“+1”、“-1”。3.2.1.1编码电路CPLD内部电路图11编码CPLD内部电路电路原理：电路由一个JK触发器，两个D触发器，一个非门，一个与门构成。两个D触发器均用2BS信号作为触发脉冲，BS和NRZ分别作为D端输入，其作用就是将BS及NRZ信号分别延时。延时后的BS信号保证在每个NRZ码元起始很小时间后都有一下降沿。可以看出，在NRZ码为“0”时，AMIA（即NRZ）输出为“0”；延时后的NRZ经过一个与门后使得AMIB输出也为“0”。将其输入外围电路后，由表3可知，AMI输出为“0”。在NRZ码为1时，AMIA（即NRZ）为“1”；输入JK触发器的NRZ码经稍延时的BS非信号触发后，在上升沿输出Q状态反转，假设Q初始状态为“0”，则反转为“1”。将AMIA、AMIB输入外围电路中，由表3可知，AMI输出为“-1”。此后，若NRZ为“0”，则Q输出保持“1”，外围电路AMI输出为“0”。当NRZ码第二个“1”到来时，AMIA为“1”；JK触发器状态反转为“0”，AMIB为“0”，由表3可知，外围输出AMI为“1”。以此继续。可见其实现了将消息码中的“1”变为“+1”、“-1”交替。3.2.2译码电路的设计3.2.2.1译码外围电路图12译码外围电路电路原理：该电路的主体为两个电压比较器。R4、R5、R6为三个阻值相同的电阻，易知，放大器AR1的反向输入端电势为-1.7V，AR2的同向输入端电势为1.7V。当AMI端输入正电平时，AR1同向输入端电势大于反向输入端，输出高电平，又经非门U1后AMI-1输出低电平；同时AR2反向输入端电势大于同向输入端，输出低电平，又经非门U2后AMI-2输出高电平。当AMI端输入0电平时，AR1同向输入端电势小于反向输入端，输出低电平，又经非门U1后AMI1输出高电平；同时AR2反向输入端电势大于同向输入端，输出低电平，又经非门U2后AMI2输出高电平。当AMI端输入负电平时，AR1同向输入端电势小于反向输入端，输出低电平，又经非门U1后AMI-1输出高电平；同时AR2反向输入端电势小于同向输入端，输出高电平，又经非门U2后AMI-2输出低电平。输入电平、AMI-1、AMI-2的上述关系可以用下表表示：AMI输入AMI-1AMI-2理论译码OAMI10110110-1101表4AMI、AMI-1、AMI-2、理论译码值关系3.2.2.2译码CPLD内部电路由表4易于看出，由AMI-1、AMI-2与理论NRZ译码输出的关系为：AMI-1+AMI-2=OAMI故其内部电路设计很简单，有两个非门一个或门构成，以实现此关系译码，如下图所示：图13译码CPLD内部电路图3.3.3全电路设计全电路设计只需将编码外围电路的AMI输出接到译码外围电路的AMI输入端即可。3.3方案比较方案一由D触发器、逻辑门、运算放大器电阻电容等器件构成，原理及实现方式简单。方案二外围电路与方案一实现方式相似，另外由于应用CPLD可编程逻辑器件，使得CPLD内部电路可调整，方便更改修正。4实现方案由实验提供的仪器可以确定，实现方案采用方案二。其全电路图如下：图14实现方案全电路图其电路原理同方案二原理分析。5调试过程及结论选择EPM7128SLC84-15CPLD芯片，正确锁定引脚，并将内部电路拷入芯片。在试验箱的设计模块接入BS、2BS、NRZ输入后，测得AMI-1、AMI-2、AMI、OAMI各处波形如下图所示：NRZ和AMI-1波形NRZ和AMI-2波形NRZ和AMI码波形NRZ和OAMI波形初次设计的编码CPLD内部电路没有两个D触发器。将电路拷入芯片内部后，观察到的波形在NRZ为连续“1”时，“+1”“-1”交替，码形正确，而“0”前后极性相同，分析后猜测是由于BS触发脉冲上升沿与NRZ码同时跃变，致使触发时，NRZ作为JK输入仍然保持“0”状态，Q输出保持，致使AMIB不发生变化，输出极性不变。于是在BS后加入D触发器，用2BS作为其触发脉冲，以实现延时。再次用示波器观察波形发现波形中当NRZ码由“0”变化为“1”或由“1”变化为“0”时分别出现一正、负脉冲干扰，尝试将NRZ码经过D触发器延时后，NRZ码由“0”变化为“1”的地方各点脉冲干扰消失，而NRZ码由“1”变化为“0”处，各点脉冲干扰仍然存在。由于掌握知识有限，问题没有得到解决，是本实验的一个遗憾。由示波器测得的电路图可以看出，译码输出OAMI与原NRZ输入基本完全一致，不存在明显延时，AMI、AMI-1、AMI-2也符合理论推断。总体看来，电路设计还是相当成功的。6心得体会这是我的第二次课程设计，相比之前一次的匆忙与紧张，对这次课设的准备及操控方面都有了明显进步。此次课程设计的题目为AMI码形变化的设计，用到的知识主要来源于本学期所学专业课程《通信原理》。AMI码的编译码规则都很简单，编码是把消息中的“1”变为交替变化的“+1”、“-1”，译码是把传输码中的“-1”变回“1”。但是由于双极性码，编译码电路的设计过程遭遇了一些困难。首先在对外围电路的分析理解上。由于编码电路的芯片未知，电路图也不是很清晰，对其分析主要靠推测，大致得出了其工作原理。译码外围电路也遭遇了同样问题。另外一个最重要的问题就是对CPLD用途、用法等不了解，查找资料也不能理解其确切功能，使得实验设计初期处于很懵懂的状态，不了解到底要做什么样的电路出来、做出来的电路怎么跟CPLD联系起来。所以建议在以后课设之前，老师能对CPLD的功能、用法等做指导性的讲解。在调试过程中，锁定引脚之后，编译出现问题，经过一番摸索并在老师的指导之下终于明白是BS、2BS信号作为脉冲源时需要在其后添加DCELL消除错误。之后波形测量时，发现了电路的不足，思考并做了改进之后，终于得到预期波形。总结本次试验，通过对电路的设计，进一步加深了对所学码形转换知识的印象，掌握了软件MUXPLUS2的应用，调试并改善电路的过程中进行深入思考并解决问题的过程让我体会到，要做一个优秀的实验者，必须考虑到试验中各种微小的影响并排除干扰，不懈努力才能领略到最后成功的喜悦。7参考文献[1]樊昌信，张甫翊.通信原理第五版.国防工业出版社，2003[2]曹志刚.现代通信原理与技术.清华大学出版社，2001[3][4]