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VHDL与复杂数字系统设计上机实验1：开发工具Max＋plusII的使用一、实验目的：1.开发工具Max＋plusII的安装；2.掌握图形输入法设计简单逻辑电路的操作。二、实验内容：1.利用基本元件库,采用图形输入法设计一个带使能端的2－4译码器；2.利用自己设计的2－4译码器完成3-8译码器的设计。三、实验过程：1.2－4译码器原理简述：译码器的输入代码的组合将在某一个输出端产生特定的信号。译码是编码的逆过程,在编码时,每一种二进制代码状态都赋予了特定的含义,即都表示一个确定的信号或者对象。把代码状态的特定含义翻译出来的过程称为译码。在数字电路中,能够实现译码功能的逻辑部件称译码器。2-4译码器可实现二输入四输出的译码行为。电原理图：电路符号图：仿真波形图：定时分析：结论：经过设计编辑与波形仿真，可以知道所设计的2—4译码器符合设计要求，能实现所要求的结果，2—4译码器设计成功。2.3-8译码器原理简述：原理简述：采用两块2-4译码器分别用做高4位和低4位译码输出。电原理图：电路符号图：仿真波形图：定时分析：结论：经过设计编辑与波形仿真，可以知道所设计的3—8译码器符合设计要求，能实现所要求的结果，3—8译码器设计成功。三、思考与分析逻辑门电路的延时将对输出结果产生出一定影响。但是，实际应用中所有逻辑门电路都将有延时产生。因此，仿真设计时，合理地设计延时效果是有必要的；在资源有限情况下，可以合理利用现有资源，设计出符合要求的逻辑电路。问题提出：定时分析中所对应的关系不明白是什么意思。