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毕业设计开题报告班级：02电子4班学号：02171508姓名：刘武其毕业设计题目:版图设计验证LVS指导教师：刘俐一、方案论证CalibreLVS（LayoutVersusSchematic）是一个出色的版图与线路图对比检查工具，主要表现在以下几个方面：1．执行模式快捷方便：CalibreLVS有两种执行模式，即命令行模式和界面模式。采用命令模式可以快速输入控制命令，快速执行，其结果精确稳定。界面模式能够自动选择验证正被编辑的单元，并且能够选择所有的Calibre执行时间选项以及标准文件的规格。2．多种比较方式可选：CalibreLVS可以进行版图与电路图(layoutvsschematic)和网表与网表(netlistvsnetlist)的方式对比检查，还可以单独从版图提出网表。3．纠错方便快捷：当执行完LVS后，CalibreLVS会产生一个结果报告，明确指出出错类型和数目，并且可以对层次化中的每个模块都有一个完整的LVS报告，简单明了。由于时间紧迫，致使后端设计时间相当紧张，正是CalibreLVS能准确无误、快速地查出短路、开路、悬空或孤立的网路、接脚、软连接等问题，还能很好地识别电晶体、门级电路和模块级电路，才使得我们按时地完成了百万门级的资讯安全SOC的设计。由此看来，LVS是多么的重要，CalibreLVS更是国际上公认的验证工具，然而，我选择了对CalibreLVS进行论述。二、可行性分析随着晶片整合度和规模的不断提高，在设计各个层次上所需执行的验证也相应增多，DRC和版图与电路图（LVS）的对比检查变得越来越重要，它对于消除错误、降低设计成本和减少设计失败的风险具有重要的作用。CalibreLVS是一个出色的版图与线路图对比检查工具。具有高效率、高准确度和大容量等优点。CalibreLVS不仅可以对所有元件进行验证，而且还能在不影响性能的条件下，处理无效数据。在积体电路从ASIC进入到SOC阶段（当然在SOC阶段中ASIC还是会存在下去的）的时候，这种可以进行层次化版图验证的工具就显得十分必要。甚至可以说，不具备层次化验证功能的工具，是无法用与SOC晶片的版图设计验证的。CalibreLVS正具备层次化验证功能。CalibreLVS根据全晶片模拟结果，CalibrePRINTimage会产生硅晶片上的电路图案，再由一个后修正工作对它进行设计规则检查。与设计方式无关，最少的资料扩张幅度，再加上杰出的软体品质。设计规则检查引擎与命令语言也和另外（Calibre）六种产品一样，使用同样的软体执行档及执行期间语言环境。CalibreLVS的阶层式处理技术，除了能够解决了SOC设计当中内嵌式记忆体膨胀导致全晶片验证上的挑战外，其先进的电气规则检查（ERC）功能，更可提供使用者快速的发现以及纠错如电源短路之类版图设计者所常发生之棘手问题。三、计划进度4月20日前：完成LVSRULEDECKWRITING课程，收集LVS相关资料完毕5月13日前：论文初稿完成5月22日前：修改完毕，打印四、关键技术LVSruledeckwriting,最为棘手的问题，对于不同的公司不同的工艺当然有着不同的LVSrule,然而，每间设计公司都该有一个会写LVSruledeck的人，LVSruledeckwriting最为基本的就是写出能辨认出是什么器件。LVScheck,版图设计工程师必要的知识，Power&Ground连接得没问题吗？如果LVS的结果中看到大量的错误，多得如同好莱坞战争巨作中的场面一般壮观，那么不要忙着查错，先去跑一下ERC吧，power&ground不能保证正确的话，会导致大量的错误，特别是有memory结构在电路中时错误场面更加宏大。在不仅仅有一组power&ground的chip中更要注意，这两组不要混淆。不仅仅是DRC时会用到designrule，LVS一样可能用到，特别是你的电路中有比较特殊的device时，比如双极型的管子，特别工艺的电阻和电容等等，其实这种问题比较容易辨别，因为类型不同嘛，认真搞清楚了designrule，就知道怎么去画这些东西了。需要注意的是poly电阻，注意定义它的layer，一定有某层dummylayer用于指定它为电阻以与poly导线相区别的，如果没有加上这样的layer很可能被认为是导线而造成short的报错。指导教师（签名）时间：