同步八进制加法计数器版图设计

毕业设计论文同步八进制加法计数器吴彬指导老师姓名：张睿专业名称：微电子技术班级学号：08138110论文提交日期：2010年11月21日论文答辩日期：2010年11月17日2010年11月21日毕业设计论文同步八进制加法计数器版图设计I摘要计数器是数字系统中应用最广泛的时序逻辑部件之一，所谓计数器就是计算输入脉冲的个数。本设计是在LINUX环境下采用Cadence软件对同步八进制加法计数器进行芯片原理图设计、输入、仿真以及版图设计、DRC验证和LVS验证。【关键词】：计数器版图设计DRCLVS摘要毕业设计论文IIAbstractCounterisadigitalsystem,themostwidelyusedoneofsequentiallogiccomponents,theso-calledcounteristocalculatethenumberofinputpulses.ThisdesignisusedinLINUXCadencesoftwareenvironment,synchronouscounterchipoctaladditionschematicdesignentry,simulationandlayout,DRCandLVSverificationverification.【Keywords】CounterLayoutdesignDesignRuleCheckLayoutVersusSchematic毕业设计论文同步八进制加法计数器版图设计III目录绪论..........................................................1第一章Cadence软件介绍....................................21.1Cadence软件简介...........................................2第二章同步八进制加法计数器原理图........................32.1同步八进制加法计数器原理图设计过程.........................32.2D触发器原理图设计........................................42.3JK触发器原理图设计.......................................52.3同步八进制加法计数器原理..................................5第三章原理图仿真..........................................63.1D触发器仿真波形图........................................63.2JK触发器仿真波形图.......................................73.3同步八进制加法计数器仿真波形图............................8第四章同步八进制加法计数器版图设计......................94.1版图设计规则..............................................94.2D触发器版图设计.........................................104.3JK触发器版图设计........................................114.4同步八进制加法计数器版图设计.............................11第五章DRC验证和LVS验证.................................135.1DRC验证.................................................135.2LVS验证.................................................14结论.........................................................17致谢.........................................................18参考文献....................................................19附录A0.5um硅栅CMOS设计规则............................20附录B同步八进制加法计数器原理图........................22附录C同步八进制加法计数器版图...........................23毕业设计论文同步八进制加法计数器版图设计1绪论当前，我国集成电路行业正处于发展的黄金时期，集成电路的设计、制造和封装测试都面临极大的发展机遇。以后，集成电路器件的特征尺寸将从目前的深亚微米进入纳米量级，并且有可能将一个子系统乃至整个系统集成在一个芯片上。今天，版图设计是在一个不断变化的环境中进行的。软件工具和设计方法，计算机平台，工具厂商、客户，正在实现的应用，以及我们所面对的市场压力，所有这一切都在逐年变化着。所有这一切变化已使该行业成为一个另人感兴趣的行业，但不应该忘记的是，在制作优质版图后面的基本概念是基于物理特性和电学特性的，这是永远不会改变的。通过集成电路版图设计，按照版图设计的图形加工成光刻掩膜，可以将立体的电路系统转变为平面图形，再经过工艺制造还原成为硅片上的立体结构。因此，版图设计是连接电路系统和制造工艺的桥梁，是发展集成电路必不可少的重要环节。集成电路版图设计流程：设计要求原理图的设计与绘制原理图仿真版图设计版图的DRC验证LVS验证第一章cadence软件介绍毕业设计论文2第一章Cadence软件介绍1.1Cadence软件简介Cadence系统是一个大型的EDA软件，它几乎可以完成电子设计的方方面面，包括ASIC设计、FPGA设计和PCB板设计。与另一EDA软件Synopsys相比，Cadence的综合工具略为逊色，然而，Cadence在仿真、电路图设计、自动布局布线、版图设计及验证等方面却有着绝对的优势。Cadence公司还开发了自己的编程语言Skill,并为其编写了编译器。由于skill语言提供编程接口甚至与C语言的接口。实际上，整个Cadence软件可以理解为一个搭建在Skill语言平台上的可执行文件集。所有的Cadence工具都是用Skill语言编写的，但同时由于Cadence的工具太多而显得有点凌乱，这给初学者带来了更多的麻烦。我们的同步八进制加法计数器版图设计就是在Cadenec软件的支持下做出来的，通过原理图的设计、仿真、然后版图设计、DRC验证、LVS验证等等。Cadence软件在集成电路设计中常用的工具有：1）VerilogHDL仿真工具Verilog­XL。2）电路设计工具Composer。3）电路模拟工具AnalogAritist。4）版图设计工具VirtuosoLayoutEditor。5）版图验证工具Dracula和Diva。6）自动布局布线工具Preview和SiliconEnsemble第二章同步八进制加法计数器原理图毕业设计论文33第二章同步八进制加法计数器原理图2.1同步八进制加法计数器逻辑图设计时序电路的设计，就是根据给定的逻辑功能，设计其逻辑电路。设计步骤为：a.拟定原始状态表或状态图：把设计电路的一般文字描述变成电路输入，输出和状态关系的说明，在此基础上，拟定原始状态表或状态图。b.状态简化：原始状态中可能有有多余的状态，可用状态简化的方法将其消去，以得到最小状态表。c.状态分配：根据最小化状态表的状态数目，确定构成电路的触发器数目。d.确定激励函数和输出函数：根据状态表确定。拟定状态表和激励表（如表2.1）Q2Q1Q0Q2n+1Q1n+1Q0n+1J2K2J1K1J0K00000010X0X1X0010100X1XX10100110XX01X0111001XX1X1100101X00X1X101110X01XX1110111X0X01X111000X1X1X1表2.1同步八进制加法计数器状态表由上述表可求出方程：J0=K0=1J1=K1=Q0J2=K2=Q0Q1据方程得知我们所使用JK触发器的连接方式，其中根据J2=K2=Q0Q1可知道本电路需要用到一个与门电路，但因为与门电路要使用6个二级管，而或非门只需4个二极管，为了使用版图布线简单，我们把与门替换成或非门，并把两个输入端改成0Q1Q。当计数到“111”的时候计数器进行进位，输出C=1。而且此动作要与CP脉冲同步，此功能使用一个D触发器来实现。根据输入输出方程得出八进制加法计数器的逻辑图如图2.1.1：第二章同步八进制加法计数器原理图毕业设计论文34图2.1.1同步八进制加法计数器逻辑图逻辑图端口描述：输入控制信号：RESET，实现同步清零输入时钟信号：CLK输出信号：Q0Q1Q2输出进位端：C2.2晶体管级D触发器原理图D触发器是一种延迟型触发器，在时钟脉冲的作用下，它能把从D端输入的信号同相位地传送到输出端，只是信号从输入到输出要延迟一段时间，这段时间一般不会超过时钟脉冲的一个周期。D触发器原理如图2.2图2.2晶体管级D触发器原理图毕业设计论文同步八进制加法计数器版图设计52.3晶体管级JK触发器原理图当CP为下降沿时，不论JK为何值，Qn+1维持原态。当CP上升沿时，J=1，K=0，不论初态Qn如何，Qn+1=1；J=0，K=1，不论初态Qn如何，Qn+1=0；J=K=1时，Qn=0，则Qn+1=1；Qn=1，则Qn+1=0。JK触发器特征方程Qn+1=JQn+KQn。真值表如表2.3CPResetJKQn+1000Qn（保持）0010（置1）0101（置0）011Qn（翻转）1XX0表2.3JK触发器真值表JK触发器原理如图2.2.1图2.2.1晶体管级JK触发器原理图2.3晶体管级同步八进制加法计数器原理图本设计同步八进制加法计数器是由3个JK触发器、1个D触发器、1个非门和2个或非门组成的。其晶体管级同总原理图见附录B。毕业设计论文同步八进制加法计数器版图设计6第三章原理图仿真当CMOSD触发器的原理图建立好之后，其连接是否正确，只需要看其能实现这个功能。所以需要我们用Cadence软件对刚才画好的原理图进行仿真，并通过仿真波形图来体现该原理图是否正确。原理图的仿真分为以下几个步骤：1）添加CSMC05MS的两个库文件2）输入、输出的设置3）时间段设置4）保存设置5）输入、输出线的选中6）仿真运行7）仿真波形图3.1D触发器仿真波形图D触发器的仿真波形如图3.1。图3.1D触发器仿真波形图D触发器实现的功能是当一个CP脉冲到来时，输出Qn+1=D。毕业设计论文同步八进制加法计数器版图设计73.2JK触发器仿真波形图JK触发器仿真波形图如图3.2。图3.2JK触发器仿真波形图当J和K为1的时候，同时输入一个CP脉冲，该触发器就翻转一次；如果触发器的初始状态为0时，在逐个输入CP脉冲时，其输入就会０—1—0—1不断变化。第三章同步八进制加法计数器版图设计毕业设计论文83.3同步八进制加法计数器仿真波形图同步八进制加法计数器仿真波形图如图3.3图3.3同步八进制加法计数器仿真波形图（1）输出端用Q0Q1Q2表示，Q0为最高位，Q2为最低位，Q3是进位端，输出端用Q2Q1Q0表示；（2）设计算器的初始状态为Q0Q1Q2=000,当第1个钟脉冲CP上升沿到来时，若Reset为1，Q2由“0”变为“1”，计数器的输出状态Q0Q1Q2由000—001；第2个CP脉冲作用后，Q2由“1”变为“0”，由于下降沿的作用，Q1由“0”变为“1”，计数器的输出状态Q0Q1Q2由000—001；依次类推，逐个输入CP脉冲时，计算器的输出状态按照Q0Q1Q2—000—001—010—011—10