基于FPGA的Verilog-HDL数字钟设计--

FPGAVerilogHDL1.2.EDA3.Verilog4.5.Verilog;6.FPGA1)2)00:00:0023:59:593)4)00:00:005)()1(1kHz)---LED6)XX:59:[51,53,55,57(500Hz);59(1kHz)]---LED7)XX:00:[00.5-XX.5](1kHz)---LED8)9)10)11)1)Basys250MHz2)XilinxISE13.13)4).bit5)Basys2.bit1./LED42.LED3.4.4450MHzclk