基于verilog语言的50MHz分频1Hz

modulecp_1s(inputwireclr,//清零端，用于将25位的计数器清零inputwireclk,//时钟脉冲输入，clk为50MHz的时钟脉冲outputrega//输出变量，该变量即为频率为1S的脉冲);reg[25:0]q;//设定一个25位的计数器always@(posedgeclkorposedgeclr)//当clk或clr其中之一为上升沿时触发beginif(clr==1)//当clk为1，上升沿来到时a清零beginq=0;a=0;endelseif(q==24999999)//当q计够25兆个数时，a翻转一次beginq=0;a=~a;endelse//上述条件都不满足时，上升沿来到后q值加1q=q+1;endendmodule